摘要：為實現(xiàn)數(shù)字廣播接收機輸出的傳輸(TS)流方便地接入嵌入式平臺，實現(xiàn)綜合業(yè)務接收，本文基于現(xiàn)場可編程門陣列(FPGA)，實現(xiàn)了將集成DVB-T(Digital Video Broadcasting-Terrestrial)高頻頭輸出的TS流轉(zhuǎn)化為UDP協(xié)議的IP流，進一步通過以太網(wǎng)接口進入嵌入式平臺，支持綜合業(yè)務接收。該接口轉(zhuǎn)化模塊借助FPGA，將緩存的TS流進行有效封裝，設置以太網(wǎng)接口，輸出UDP格式的IP流。實測表明，該接口轉(zhuǎn)換模塊可實現(xiàn)TS流到IP流的轉(zhuǎn)換，支持嵌入式平臺視頻播放與綜合業(yè)務接收。

引言

　　在互聯(lián)網(wǎng)高速發(fā)展以及三網(wǎng)融合的趨勢逐步推進的背景下，地面數(shù)字電視廣播與互聯(lián)網(wǎng)的融合得到了研究人員越來越多的重視。地面數(shù)字電視廣播^[1]音視頻數(shù)據(jù)的傳輸流是編碼格式為MPEG-2(Moving Picture Experts Group-2)的TS(Transport Stream)流。因此，傳統(tǒng)廣播接收機多輸出TS流。

　　為支持嵌入式平臺實現(xiàn)TS流傳輸?shù)木C合業(yè)務接收，本文在前期實現(xiàn)的數(shù)字廣播接收機的基礎上^[2]，采用FPGA作為轉(zhuǎn)接，實現(xiàn)了TS流到IP流的封裝，從而可以方便地將TS流接入嵌入式平臺，實現(xiàn)利用嵌入式平臺的基于TS流的綜合業(yè)務接收。

1 硬件系統(tǒng)結(jié)構(gòu)

　　硬件系統(tǒng)主要包括電源部分、集成高頻頭^[3]及其配置電路部分、FPGA部分和以太網(wǎng)接口輸出部分。其工作原理如下：系統(tǒng)啟動之后，由配置電路中單片機首先對集成高頻頭進行配置，然后FPGA等待接收由集成高頻頭輸出的數(shù)據(jù)，接收的數(shù)據(jù)經(jīng)過格式封裝后，經(jīng)以太網(wǎng)接口模塊以UDP格式^[4]的IP流輸出。輸出的負載數(shù)據(jù)為MPEG-2標準的TS包，可以在任何支持該標準解碼的終端進行實時播放。

　　系統(tǒng)的硬件結(jié)構(gòu)如圖1所示，系統(tǒng)實現(xiàn)的是以FPGA為控制核心的接收、處理和轉(zhuǎn)發(fā)系統(tǒng)，下面介紹每個部分的具體實現(xiàn)。

　　(1)電源部分

　　電源部分采用TI公司的LP3906電源管理芯片，該電源芯片被廣泛應用于低功耗FPGA、嵌入式微處理器、DSP等系統(tǒng)的電源管理。其性能優(yōu)秀，最高輸出效率為96%，最大輸出電流為1.5A。該芯片的輸入電壓為5V直流，由外部電源適配器提供。

　　(2)集成高頻頭及其配置電路部分

　　本部分電路由集成高頻頭以及其配置電路組成。集成高頻頭采用夏普公司的VA4M1EE6159。該器件功能是將天線接收到的DVB-T標準信號變頻為中頻信號^[5]，通過解調(diào)、基帶處理和打包，最終輸出TS(Transport Stream)流^[6]。TS流輸出有兩種常用接口，分別是異步串行接口(ASI，Asynchronous Serial Interface)和同步并行接口(SPI，Synchronous Parallel Interface)，VA4M1EE6159采用同步并行接口，該接口共有11位信號線，包括3位控制信號線和8位數(shù)據(jù)信號線。3位控制信號分別為時鐘信號MCL、同步信號SYN和數(shù)據(jù)有效信號VALID。其中，集成高頻頭的時鐘信號MCL輸出為9MHz。SPI接口使用同步控制信號，所以傳輸速率由實際情況決定。

　　配置電路采用Silicon Lab公司的C8051F120單片機作為集成高頻頭的配置電路控制器。該款單片機兼容8051單片機的指令集，速度是普通8051單片機的數(shù)十倍，外部無源晶振為25MHz，最高速度可達100MIPS(百萬指令集每秒)，支持JTAG(Joint Test Action Group)調(diào)試接口。該單片機具有較高處理速度，對于實現(xiàn)嚴格時序有很大的優(yōu)勢。

　　(3)FPGA部分

　　FPGA部分由FPGA電路及其配置電路組成。FPGA采用的是Xilinx公司的Spartan-3系列XC3S700A芯片。該芯片最大用戶I/O數(shù)量為372，具有分布式RAM為92kb、塊RAM為360kb，擁有8個數(shù)字時鐘管理單元(DCM，Digital Clock Manager)，slice數(shù)量為5888。配置模式為JTAG模式和主串(Active Serial)模式。采用的存儲芯片是XCF04S，存儲空間為4M，外部為50MHz無源晶振。

　　FPGA是系統(tǒng)的控制和計算核心^[7]，負責接收集成高頻頭的TS流數(shù)據(jù)，將接收的數(shù)據(jù)緩存、計算、打包，并驅(qū)動DM9000AEP芯片，將處理完成的數(shù)據(jù)以IP數(shù)據(jù)報的形式輸出。FPGA芯片使用11個通用I/O與集成高頻頭相連，模擬SPI接口時序接收數(shù)據(jù)。作為DM9000AEP的驅(qū)動源，F(xiàn)PGA的物理管腳與DM9000AEP連接，用于按其控制時序驅(qū)動芯片工作。

　　(4)以太網(wǎng)輸出部分

　　以太網(wǎng)輸出部分使用的是10M/100M自適應的MAC層接口芯片DM9000AEP。該芯片是支持物理層自協(xié)商，支持IEEE802.3u全雙工流量控制的快速以太網(wǎng)接口控制器。輸出物理接口與RJ45相連。該以太網(wǎng)控制器使用的是25MHz的無源晶振，外部電路簡潔。

　　DM9000AEP擁有4K雙字大小的SRAM塊，可以作為以太網(wǎng)幀結(jié)構(gòu)的緩存。由于以太網(wǎng)幀結(jié)構(gòu)最大為1500字節(jié)，所以可以緩存多個相同的幀結(jié)構(gòu)。DM9000AEP有兩個方面的功能。首先是完成與后級網(wǎng)絡設備的物理層協(xié)商，建立鏈路;其次是接收FPGA的指令，執(zhí)行指令、發(fā)送已經(jīng)存在于緩存中的以太網(wǎng)幀以及完成相關鏈路層功能。

　　系統(tǒng)硬件電路由LP3906模塊提供統(tǒng)一的電源管理。集成高頻頭在配置電路完成配置之后，與天線相連，從天線接收DVB-T信號并將信號解調(diào)處理，以SPI接口輸出TS流，是整個系統(tǒng)的數(shù)據(jù)源。FPGA是系統(tǒng)中樞，它模擬SPI時序接收TS流數(shù)據(jù)并打包為UDP格式，控制DM9000AEP以IP流輸出。DM9000AEP完成與接收者的物理鏈路建立及輔助的鏈路層功能。

2 基于FPGA的封裝轉(zhuǎn)發(fā)實現(xiàn)

　　在系統(tǒng)實現(xiàn)過程中，TS流的接收、處理和轉(zhuǎn)發(fā)部分都在FPGA內(nèi)部實現(xiàn)。圖2為FPGA實現(xiàn)的封裝轉(zhuǎn)發(fā)功能的邏輯結(jié)構(gòu)圖。主體由數(shù)據(jù)接收模塊、控制計算模塊和DM9000AEP驅(qū)動模塊三個模塊組成。數(shù)據(jù)接收模塊模擬SPI接口時序接收集成高頻頭的輸出數(shù)據(jù);控制計算模塊負責將接收的數(shù)據(jù)有序地存入RAM，并將RAM中的數(shù)據(jù)打包為IP格式;DM9000AEP驅(qū)動模塊將IP格式的數(shù)據(jù)通過網(wǎng)口輸出。

2.1 數(shù)據(jù)接收模塊

　　數(shù)據(jù)接收模塊的功能是模擬SPI接口時序接收由集成高頻頭輸出的TS流格式的數(shù)據(jù)。集成高頻頭數(shù)據(jù)輸出寬度為8bit，接口時鐘頻率為9MHz。當有數(shù)據(jù)輸出時，有效信號變?yōu)楦唠娖?。輸出的TS流數(shù)據(jù)包含有4字節(jié)的首部和184字節(jié)的數(shù)據(jù)，總計大小為188字節(jié)，數(shù)據(jù)格式如圖3所示。

　　TS流數(shù)據(jù)輸出為突發(fā)模式，即在一個周期內(nèi)只有小部分時間有數(shù)據(jù)輸出，大部分時間沒有數(shù)據(jù)輸出。突發(fā)瞬時速率最高可達到72Mbps，這里的72Mbps為裸數(shù)據(jù)，增加數(shù)據(jù)頭部等，最高瞬時速率將會增加到80~85Mbps之間。DM9000AEP的理論最高速率為100Mbps。由于在DM9000AEP的驅(qū)動中有額外開銷，數(shù)據(jù)很難做到最大帶寬。所以使用FIFO作為緩沖來匹配前后兩者的速率差，既可以防止數(shù)據(jù)丟失，也方便進行數(shù)據(jù)處理。當FIFO中的TS流數(shù)據(jù)包的數(shù)量超過閾值時，則讀有效信號為高電平，數(shù)據(jù)線輸出數(shù)據(jù)。本部分電路實現(xiàn)的結(jié)構(gòu)圖如圖4所示。

2.2 控制計算模塊

　　控制計算模塊由控制部分、計算部分和雙端RAM部分組成。本部分電路實現(xiàn)的結(jié)構(gòu)圖如圖5所示。

　　其中，雙端RAM內(nèi)存儲一個完整的以太網(wǎng)幀，RAM中不同部分的功能如圖6。源MAC地址設置為本機地址，目的MAC地址為廣播地址，類型為IP數(shù)據(jù)報。IP數(shù)據(jù)報中版本、首部長度、服務類型、標志位、片偏移、TTL、協(xié)議、源IP以及目的IP為常量。其中，源IP設置為本機IP，目的IP為廣播地址，TTL為64。以太網(wǎng)幀的數(shù)據(jù)大小范圍是46~1500字節(jié)。為了最大限度地提高傳輸效率，取7個TS包作為一個以太網(wǎng)幀的數(shù)據(jù)部分，即1316字節(jié)。

　　以太網(wǎng)幀中數(shù)據(jù)段、標識字段和校驗字段為變量。數(shù)據(jù)段由傳輸?shù)腡S流數(shù)據(jù)決定;標識字段為依次遞增;校驗字段則是將字段本身置為零之后，對IP數(shù)據(jù)報中每16比特進行二進制反碼求和，將結(jié)果存入校驗字段。這部分運算在計算部分實現(xiàn)。

　　控制部分時刻監(jiān)視讀有效信號的狀態(tài)變化。當發(fā)現(xiàn)信號狀態(tài)變化為有效，則接收前級模塊的輸出數(shù)據(jù)，并且按地址存入RAM。與此同時，在數(shù)據(jù)輸入路徑上的計算模塊對數(shù)據(jù)進行反碼求和運算，得到校驗字段，并且進行遞增運算，得到標識字段。計算完成后，兩個字段分別按地址存入RAM中。此時，RAM中是一個完整的以太網(wǎng)幀結(jié)構(gòu)?？刂撇糠謱o出指示信號，通知DM9000AEP驅(qū)動模塊可以讀取UDP幀數(shù)據(jù)。

2.3 DM9000AEP驅(qū)動模塊

　　DM9000AEP驅(qū)動模塊通過狀態(tài)機實現(xiàn)，負責對DM9000AEP芯片進行初始化及功能驅(qū)動。

　　DM9000AEP的初始化過程首先進行物理層(PHY)上電。物理層上電第一步是對DM9000AEP芯片內(nèi)部的GPR寄存器清零，然后最低位賦值為1。在對物理層上電之后，延時應該超過2ms，最佳為5ms。第二步是將NCR寄存器進行兩次軟件復位，兩次軟件復位的目的是確保軟件復位成功。每次軟件復位延時30μs，正常的時間間隔是20μs左右。然后依次按著時序?qū)SR、ISR、TCR、BPTR、FCTR、SMCR的寄存器和物理地址進行設置。為了確保數(shù)據(jù)的通用性，物理地址設為廣播地址。寄存器設置成功表示DM9000AEP初始化完成。

　　初始化完成后的DM9000AEP在檢測到控制計算模塊的指示信號變化后，在雙端RAM的右端進行讀取，將RAM中的一個以太網(wǎng)幀數(shù)據(jù)寫入DM9000AEP的buffer中，并查詢標志位，直到標志位變化表示發(fā)送完成。由于DM9000AEP的發(fā)送速度大于集成高頻頭的數(shù)據(jù)平均輸出速率，所以不會出現(xiàn)雙端RAM中數(shù)據(jù)被重復寫的情況。

　　FPGA部分的三個模塊采用的是流式的處理過程。數(shù)據(jù)接收模塊模擬接口時序接收集成高頻頭的輸出數(shù)據(jù)，是整個FPGA邏輯的數(shù)據(jù)源?？刂朴嬎悴糠重撠煂P數(shù)據(jù)報進行計算打包，并且將完整的以太網(wǎng)幀存入雙端RAM，完成之后通知驅(qū)動部分。DM9000AEP的驅(qū)動部分負責按時序初始化DM9000AEP，并在得到控制計算模塊的通知后，發(fā)送雙端RAM中的以太網(wǎng)幀。

3 系統(tǒng)測試

　　為驗證系統(tǒng)接收數(shù)據(jù)的正確性及系統(tǒng)運行的實際效果，對系統(tǒng)進行實測。

　　發(fā)送端采用PC機控制調(diào)制卡DTA-115產(chǎn)生符合DVB-T標準^[8-9]的調(diào)制信號。其中，DTA-115為DekTec公司生產(chǎn)的多制式數(shù)字電視調(diào)制卡。發(fā)射端采用QPSK調(diào)制，中心頻率為226.5MHz，帶寬為7MHz，2K模式，7/8碼率，發(fā)射功率-3dBm。

　　數(shù)字廣播接收系統(tǒng)的數(shù)據(jù)輸出連接至具有MPEG-2解碼播放功能的嵌入式平臺。單片機設置高頻頭的對應接收參數(shù)，F(xiàn)PGA實現(xiàn)數(shù)據(jù)處理轉(zhuǎn)發(fā)，嵌入式平臺實現(xiàn)TS流的解碼播放。最后嵌入式平臺上測試結(jié)果如圖7所示。視頻流數(shù)據(jù)可以進行流暢播放。

4 結(jié)論

　　本文利用FPGA實現(xiàn)了集成高頻頭輸出的TS流轉(zhuǎn)換為嵌入式平臺可以讀取的IP流。系統(tǒng)通過集成高頻頭接收DVB-T標準[10]廣播信號，由高頻頭完成廣播信號的接收，得到TS流數(shù)據(jù)。利用FPGA實現(xiàn)了高頻頭輸出的突發(fā)數(shù)據(jù)的平滑封裝至基于UDP協(xié)議的IP數(shù)據(jù)流。經(jīng)過測試[11]，基于FPGA的封裝模塊輸出的IP流可以在嵌入式平臺播放。

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本文來源于中國科技期刊《電子產(chǎn)品世界》2016年第7期第51頁，歡迎您寫論文時引用，并注明出處。