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淺談FPGA與ASIC的設(shè)計(jì)優(yōu)勢

作者: 時間:2012-10-09 來源:網(wǎng)絡(luò) 收藏

具有不同的價值主張,選擇其中之一之前,一定要對其進(jìn)行仔細(xì)評估。2種技術(shù)的比較信息非常豐富。這里介紹了的優(yōu)勢與劣勢。

本文引用地址:http://m.ptau.cn/article/193103.htm

的設(shè)計(jì)優(yōu)勢比較

FPGA 的設(shè)計(jì)優(yōu)勢

更快的面市時間 - 無需布線、掩模和其它制造步驟

無 NRE(臨時花費(fèi)) - 與 ASIC 設(shè)計(jì)有關(guān)的成本

縮短了設(shè)計(jì)周期 - 由于軟件可以處理很多布線、布局和實(shí)現(xiàn)問題

更加可預(yù)測的項(xiàng)目周期 - 由于消除了可能的 re-spin、晶圓容量等

現(xiàn)場可重編程能力 - 可以遠(yuǎn)程上傳的新比特流

ASIC 的設(shè)計(jì)優(yōu)勢

全定制性能 - 實(shí)現(xiàn)設(shè)計(jì),因?yàn)槠骷M足設(shè)計(jì)技術(shù)要求

降低單位成本 - 用于實(shí)現(xiàn)大批量設(shè)計(jì)

小型化 - 器件滿足設(shè)計(jì)技術(shù)要求

較高的內(nèi)部時鐘速度 - 量身定制所以執(zhí)行速度較快

專用集成電路 - 大規(guī)模生產(chǎn)的話成本比FPGA低

過 去 FPGA 用于速度/復(fù)雜度/容量較低的設(shè)計(jì),而今天的 FPGA 則可以輕松突破 500 MHz 的性能障礙。FPGA 能夠以更低的價格實(shí)現(xiàn)無可比擬的邏輯密度增加和一大批其它特性(如嵌入式處理器、DSP 模塊、時鐘技術(shù)和高速串行),現(xiàn)已幾乎成為任何設(shè)計(jì)的首選。

FPGA 和 ASIC 的設(shè)計(jì)流程對比

FPGA 和 ASIC 的設(shè)計(jì)流程對比

FPGA 和 ASIC 的設(shè)計(jì)流程對比

FPGA 設(shè)計(jì)流程消除了復(fù)雜的而又耗時的平面布局、布局和布線、時序分析和掩模/項(xiàng)目的 re-spin 階段,因?yàn)樵O(shè)計(jì)邏輯已經(jīng)被綜合到通過驗(yàn)證的、特色 FPGA 器件上了。

然而,必要時,Xilinx 還能夠提供先進(jìn)的平面布局、層次化設(shè)計(jì)和時序工具,使用戶能夠?qū)⒁笞羁量痰脑O(shè)計(jì)的性能最大化。



關(guān)鍵詞: FPGA ASIC

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