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基于FPGA的FFT算法硬件實(shí)現(xiàn)

作者: 時(shí)間:2011-03-06 來(lái)源:網(wǎng)絡(luò) 收藏


2 系統(tǒng)仿真結(jié)果
輸入數(shù)據(jù)為s=1 024×cos(2π×f_in×t),其中f_in=50 M,F(xiàn)s=80 MHz,n=40,t=0:1/Fs:(n-1)/Fs,利用QuartusⅡ軟件對(duì)系統(tǒng)在100 MHz的時(shí)鐘環(huán)境下進(jìn)行了仿真,將仿真輸出結(jié)果轉(zhuǎn)換成tbl文件并利用Matlab軟件讀取后,得到如圖7所示的頻譜數(shù)據(jù)圖(實(shí)部數(shù)據(jù)部分)。

本文引用地址:http://m.ptau.cn/article/191332.htm


圖8所示為Maflab自帶函數(shù)對(duì)于輸入相同1 024點(diǎn)數(shù)據(jù)的計(jì)算結(jié)果(同樣為實(shí)部數(shù)據(jù)部分)。
通過(guò)比較可以看到,本設(shè)計(jì)的仿真結(jié)果與Matlab的仿真結(jié)果基本一致,可以正確高效地計(jì)算出1 024點(diǎn)數(shù)據(jù)。

3 結(jié)束語(yǔ)
本設(shè)計(jì)全部由Verilog HDL語(yǔ)言實(shí)現(xiàn),采用自頂向下的設(shè)計(jì)方法,完成了一種基于的1 024點(diǎn)16位FFT,共需要5級(jí)運(yùn)算,每級(jí)需要計(jì)算256個(gè)蝶形。提出了將蝶形運(yùn)算先進(jìn)行前一級(jí)的蝶形加減運(yùn)算,再進(jìn)行本級(jí)的與旋轉(zhuǎn)因子復(fù)乘運(yùn)算的結(jié)構(gòu)。由前所述,平均每個(gè)蝶形運(yùn)算需要4個(gè)時(shí)鐘周期,所以理論上完成1 024點(diǎn)FFT的總時(shí)鐘周期為N=256×4×5=5 120;假設(shè)使用的時(shí)鐘為100MHz,那么將耗時(shí)T=5 120×(1/100)=51.2μs,這與仿真結(jié)果51.32μs基本一致。


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