1 引言

振動(dòng)臺(tái)的作用之一是將被測物件置于振動(dòng)臺(tái)上測量其受迫振動(dòng)時(shí)的表現(xiàn)，一般振動(dòng)臺(tái)的振動(dòng)是由振動(dòng)分析儀控制的，但是由于振動(dòng)臺(tái)體積形狀和考慮到成本等原因，不利于振動(dòng)分析儀的研發(fā)，所以設(shè)計(jì)振動(dòng)模擬器對振動(dòng)分析儀的研發(fā)有重要的現(xiàn)實(shí)意義。

振動(dòng)模擬器應(yīng)盡量對振動(dòng)臺(tái)的實(shí)際振動(dòng)情況進(jìn)行模擬。振動(dòng)臺(tái)本身的振動(dòng)將不可避免地受到噪聲的影響，導(dǎo)致它的振動(dòng)不一定是符合需求的振動(dòng)。所以要使振動(dòng)模擬器對振動(dòng)臺(tái)的實(shí)際振動(dòng)情況進(jìn)行模擬，就必需人為地在采樣信號中加入噪聲。而出于對振動(dòng)分析儀研發(fā)調(diào)試的需要，盡量將噪聲范圍處理成可控的，這樣便于調(diào)試振動(dòng)分析儀。

利用FPGA開發(fā)振動(dòng)模擬器研制開發(fā)費(fèi)用低，不承擔(dān)投片風(fēng)險(xiǎn)，通過開發(fā)工具在計(jì)算機(jī)上完成設(shè)計(jì)，電路設(shè)計(jì)周期短。所以本文采用FPGA實(shí)現(xiàn)振動(dòng)模擬器設(shè)計(jì)，由ADC模塊接收調(diào)頻和調(diào)幅信號,傳給FPGA模塊，F(xiàn)PGA由調(diào)頻信號計(jì)算出對應(yīng)的時(shí)鐘，且按此時(shí)鐘輸出經(jīng)調(diào)幅的數(shù)字正弦波，驅(qū)動(dòng)DAC輸出模擬的正弦波，最終和模擬的噪聲相疊加，實(shí)現(xiàn)對實(shí)際振動(dòng)臺(tái)的模擬。

2 原理框圖和基本設(shè)計(jì)思想

圖1 硬件原理框圖

振動(dòng)模擬器的原理框圖如圖1所示，圖中由ADC模塊分別接收調(diào)頻和調(diào)幅信號給FPGA模塊，F(xiàn)PGA模塊將串行的調(diào)頻和調(diào)幅信號，經(jīng)串并轉(zhuǎn)換，分別變成一個(gè)16位的并行調(diào)頻信號和一個(gè)16位的并行調(diào)幅信號。FPGA輸出經(jīng)調(diào)頻調(diào)幅的數(shù)字的正弦波，并驅(qū)動(dòng)串行DAC（輸出理想信號）輸出模擬的正弦波；用戶通過按鍵確定想要產(chǎn)生的噪聲的頻率范圍，F(xiàn)PGA經(jīng)計(jì)算得到滿足用戶要求的頻率，驅(qū)動(dòng)并行DAC（輸出噪聲），產(chǎn)生模擬 的噪聲，經(jīng)電流電壓轉(zhuǎn)換后由同相求和電路將信號與噪聲相疊。

整個(gè)系統(tǒng)最終輸出0.1～5KHz的振動(dòng)信號和200KHz以下的振動(dòng)噪聲相疊的模擬量。

3 FPGA功能模塊介紹

3．1 芯片選擇

在本設(shè)計(jì)中，選用Altera 公司的Cyclone系列，型號是EP1C6Q240C8的芯片，PQFP封裝。這款芯片有240個(gè)引腳，其中用戶可用185個(gè)引腳。有5980個(gè)邏輯單元，32列20行邏輯陣列塊。有2個(gè)PLL鎖相環(huán)，20個(gè)M4K的ROM，每塊ROM為4Kbit，可以另加1位奇偶校驗(yàn)位。

3．2 原理說明

FPGA模塊接收2個(gè)ADS1100的芯片，經(jīng)串并轉(zhuǎn)換，得到調(diào)頻和調(diào)幅信號。

波形發(fā)生的基本原理是：對幅值是1的正弦波在一個(gè)周期內(nèi)的波形按1/200倍周期的時(shí)間間隔取200個(gè)點(diǎn)，存儲(chǔ)這200個(gè)時(shí)間點(diǎn)所對應(yīng)的波形的幅度，存儲(chǔ)到FPGA的片內(nèi)ROM中。正弦波幅度表僅需200×16bit=3.2kbit的存儲(chǔ)空間，可用FPGA的一塊片內(nèi)ROM實(shí)現(xiàn)。通過查表法產(chǎn)生一系列的值，將這些值和調(diào)幅信號相乘就得到一系列的幅度值，即串行DAC的數(shù)字輸入，而這些幅度的輸出頻率是調(diào)頻信號值的200倍。類似的，利用FPGA一塊片內(nèi)ROM以存儲(chǔ)200KHz以下噪聲的正弦波幅度表（一個(gè)周期內(nèi)的波形按1/20倍周期的時(shí)間間隔取20個(gè)點(diǎn)）。

調(diào)頻信號和調(diào)幅信號的分辨率16比特，輸出的正弦信號的分辨率是16比特。

4 AD、DA芯片與FPGA的接口

考慮到本系統(tǒng)需要較多的高頻時(shí)鐘，而若時(shí)鐘管理不當(dāng)，則因DAC工作不穩(wěn)定會(huì)導(dǎo)致系統(tǒng)工作出錯(cuò)；由于連線和邏輯單元的延遲作用,使輸出信號出現(xiàn)毛刺，產(chǎn)生冒險(xiǎn)現(xiàn)象。因此純粹依靠傳統(tǒng)的邏輯電路難以達(dá)到理想的性能要求，這時(shí)就必須依賴FPGA內(nèi)部的專用硬件電路PLL和引入高頻時(shí)鐘的方法產(chǎn)生無有害毛刺的同步時(shí)鐘輔助實(shí)現(xiàn)高性能的設(shè)計(jì)。

FPGA芯片和ADC、DAC芯片的接口電路原理圖如圖2所示。

圖2 FPGA與AD、DA芯片的接口電路