4 VHDL語言描述

　　4.1 各單元模塊的描述

　　地址譯碼單元

　　計算機與I／O設備間的正確通信是通過對I／O空間的尋址操作來完成的。每個I／O端口都分配了一個地址。在該方案中，將端口的地址設定為0280H，采用完全譯碼的方式。同時為了避免DMA操作控制總線，設計時讓aen亦參與譯碼，并由時鐘信號進行觸發(fā)控制。譯碼成功后，產(chǎn)生一使能信號enable（高電平有效），同時將io_cs信號拉低。

　　數(shù)據(jù)暫存單元

　　enable信號無效時，數(shù)據(jù)暫存單元為高阻狀態(tài)。該信號和寫信號iow（低電平有效）都變?yōu)橛行Ш?，在接下來的一個時鐘的下降沿（確保采樣時數(shù)據(jù)有效），將總線上的數(shù)據(jù)讀入數(shù)據(jù)暫存單元，并產(chǎn)生一允許信號permit，允許系統(tǒng)進行格式轉換。

　　狀態(tài)控制單元

　　這是系統(tǒng)的控制部分。系統(tǒng)狀態(tài)的控制是由系統(tǒng)的控制信號simbol、sign在時鐘信號的驅動下實現(xiàn)的。系統(tǒng)每完成一次8位數(shù)據(jù)的輸出，在同一時鐘的下降沿，狀態(tài)發(fā)生改變，產(chǎn)生另外一控制信號varb（低電平有效）。復位后，系統(tǒng)又回到初始狀態(tài)。狀態(tài)變化過程如下：

　　轉換輸出單元

　　轉換輸出單元是系統(tǒng)的核心，它包括三個部分：數(shù)據(jù)格式的轉換、數(shù)據(jù)使能信號DEN的輸出、數(shù)據(jù)時鐘信號DCLK的輸出。數(shù)據(jù)的轉換輸出是由系統(tǒng)當前所處的狀態(tài)決定的。permit信號有效后，在時鐘的上升沿，轉換輸出單元檢測系統(tǒng)狀態(tài)：狀態(tài)為first時，輸出高8位;狀態(tài)為second時，輸出低8位;狀態(tài)為third時，系統(tǒng)復位，從而完成一次轉換，開始下一轉換周期。在轉換過程中，系統(tǒng)同時完成對信號simbol、sign（低電平有效）的控制。

　　輸出數(shù)據(jù)使能信號DEN是根據(jù)MPEG－2標準碼流格式產(chǎn)生的，用于數(shù)據(jù)信號的同步。在MPEG－2標準中，碼流是以包的形式傳送的。每一個數(shù)據(jù)包都有一個統(tǒng)一的包標識符PID，它的十六進制形式為47H。從包中的第一個字節(jié)（47H）開始，DEN變?yōu)橛行Вǜ唠娖剑?，并保持到?88字節(jié)。在接下來的16個字節(jié)時間里，DEN保持低電平。

　　輸出數(shù)據(jù)時鐘信號DCLK用作解復用單元的采樣時鐘，它是由控制信號sign、permit以及系統(tǒng)當前所處的狀態(tài)控制產(chǎn)生的。為了保證采樣時數(shù)據(jù)保持有效，DCLK的輸出比相應的輸出數(shù)據(jù)要延遲半個機器周期。

　　復位控制單元

　　轉換結束后，需要對系統(tǒng)復位，保證下一轉換的順利進行。復位信號的產(chǎn)生取決于三個控制量：系統(tǒng)當前狀態(tài)為third、控制信號varb為低電平、控制信號simbol為高電平。復位后，輸出端為高阻狀態(tài)，其他信號均為無效值。系統(tǒng)回到初始狀態(tài)。

　　4.2 系統(tǒng)的門級描述

　　整個系統(tǒng)的VHDL描述流程如圖4所示。

　　總之，機頂盒信源發(fā)生方案是機頂盒調(diào)試過程中的一個重要課題。本文提出的解決方案具有簡單、實用、易實現(xiàn)的特點，經(jīng)實踐證明是可行的。同時在硬件實現(xiàn)時采用了VHDL的設計方法，也給整個方案提供了很大的靈活性。如果采用傳統(tǒng)的方法來實現(xiàn)該方案，則首先要選擇通用的邏輯器件，然后進行電路設計，完成各獨立功能模塊，再將各功能模塊連接起來，完成整個電路的硬件設計，最后才能進行仿真和調(diào)試，直至整個系統(tǒng)的完成。這樣一個過程往往需要比較長的時間，而且費時費力，特別是對一項大的工程。而采用VHDL這類高層設計技術，設計人員只需專心于設計方案和構思上，描述、編譯成功后，經(jīng)過系統(tǒng)綜合，便可直接進行軟件仿真和調(diào)試。整個系統(tǒng)的完成周期大大縮短，而且VHDL與工藝無關，它不限定模擬工具和設計方法，從而給設計師一個自由選擇的余地。

　　隨著電子工藝的日趨提高與完善，ISP（系統(tǒng)內(nèi)可編程）功能為 PLD提供了更高的靈活性，使PLD能夠向高密度、大規(guī)模的方向發(fā)展以滿足復雜系統(tǒng)的要求，從而使可編程ASIC的設計逐步向高層設計轉移。作為一種重要的高層設計技術，VHDL亦成為當代電子設計師們設計數(shù)字硬件時必須掌握的一種方法。