利用PC并行口實(shí)現(xiàn)數(shù)據(jù)的快速獲取和控制
作者：珊譯
時(shí)間：2003-06-13
來(lái)源：電子設(shè)計(jì)應(yīng)用
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為實(shí)現(xiàn)精確控制，需將開(kāi)關(guān)控制換為PID控制，即將數(shù)字輸出信號(hào)替換為模擬輸出或PWM?？刂齐娐钒ò送ǖ赖?2位ADC，2位數(shù)字輸出(DO)，2位PWM和2位數(shù)字輸入(DI)，它們以EPP模式通過(guò)并行口與PC機(jī)相連。在EPP模式下，端口是4個(gè)控制位的8位雙向總線(xiàn)。一個(gè)完整的I/O周期約需1ms，故最大轉(zhuǎn)換速率為1MB/s。因?yàn)锳/D轉(zhuǎn)換需要幾個(gè)I/O周期，模擬轉(zhuǎn)換速率約為100kHz，而開(kāi)關(guān)轉(zhuǎn)換非常迅速，可在1ms內(nèi)完成，故系統(tǒng)反應(yīng)時(shí)間很短。
由于CPLD的靈活性好、更經(jīng)濟(jì)，越來(lái)越多的數(shù)字設(shè)計(jì)是基于CPLD的，它以一個(gè)單高密度器件取代了搭建邏輯電路的舊模式，使設(shè)計(jì)更加靈活、緊湊、速度快。設(shè)計(jì)、綜合、模擬CPLD的內(nèi)容有多種方法：硬件描述語(yǔ)言(如VHDL)和電路原理圖等。
圖1中最關(guān)鍵的部分是U1，它將所有電路邏輯集成在一個(gè)芯片上。由于并口不包括地址總線(xiàn)，系統(tǒng)要在2個(gè)周期內(nèi)進(jìn)行數(shù)據(jù)的讀或?qū)?，即先?xiě)地址，再進(jìn)行讀或?qū)憯?shù)據(jù)。
U2中MAX1973為12位數(shù)據(jù)獲取系統(tǒng)，單電源5V供電，提供8個(gè)可編程模擬輸入通道，其電壓可選范圍：±10V，±5V，0~10V，0~5V。該設(shè)備提供與傳感器(4~20mA，±12V和±15V)的靈活接口。另外，轉(zhuǎn)換器有過(guò)壓保護(hù)(±16.5V)，采樣速率可達(dá)100kSa/s。U2使用內(nèi)部時(shí)鐘，經(jīng)C8、C9和C10接模擬地，通過(guò)寫(xiě)ADC的控制位激活A(yù)/D轉(zhuǎn)換。其控制方式為“0-1-0-R-B-A2-A1-A0”，其中R為一個(gè)范圍(0~5V，1~10V)，B為極性選擇(0為單極，1為雙極)，A2-A1-A0為通道選擇。
U3為10MHz時(shí)鐘電路，C1、C2、C3、L1、L2為模擬部分電源引腳的濾波電路，R1、C6為上電復(fù)位電路，U4為5V低壓穩(wěn)壓器。
圖1 用PC實(shí)現(xiàn)完全系統(tǒng)控制的CPLD電路設(shè)計(jì)。本電路包括八通道12位ADC，2位數(shù)字輸出(DO)，2位PWM和2位數(shù)字輸入(DI)，均通過(guò)并行口與PC機(jī)相連
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