摘要

　　本文章主要涉及到對(duì)DDR2和DDR3在設(shè)計(jì)印制線路板（PCB）時(shí)，考慮信號(hào)完整性和電源完整性的設(shè)計(jì)事項(xiàng)，這些是具有相當(dāng)大的挑戰(zhàn)性的。文章重點(diǎn)是討論在盡可能少的PCB層數(shù)，特別是4層板的情況下的相關(guān)技術(shù)，其中一些設(shè)計(jì)方法在以前已經(jīng)成熟的使用過(guò)。

　　1. 介紹

　　目前，比較普遍使用中的DDR2的速度已經(jīng)高達(dá)800 Mbps，甚至更高的速度，如1066 Mbps，而DDR3的速度已經(jīng)高達(dá)1600 Mbps。對(duì)于如此高的速度，從PCB的設(shè)計(jì)角度來(lái)講，要做到嚴(yán)格的時(shí)序匹配，以滿足波形的完整性，這里有很多的因素需要考慮，所有的這些因素都是會(huì)互相影響的，但是，它們之間還是存在一些個(gè)性的，它們可以被分類為PCB疊層、阻抗、互聯(lián)拓?fù)?、時(shí)延匹配、串?dāng)_、電源完整性和時(shí)序，目前，有很多EDA工具可以對(duì)它們進(jìn)行很好的計(jì)算和仿真，其中Cadence ALLEGRO SI-230 和Ansoft’s HFSS使用的比較多。

　　表1顯示了DDR2和DDR3所具有的共有技術(shù)要求和專有的技術(shù)要求。

表1: DDR2和DDR3要求比較

　　2. PCB的疊層（stackup）和阻抗

　　對(duì)于一塊受PCB層數(shù)約束的基板（如4層板）來(lái)說(shuō)，其所有的信號(hào)線只能走在TOP和BOTTOM層，中間的兩層，其中一層為GND平面層，而另一層為 VDD 平面層，Vtt和Vref在VDD平面層布線。而當(dāng)使用6層來(lái)走線時(shí)，設(shè)計(jì)一種專用拓?fù)浣Y(jié)構(gòu)變得更加容易，同時(shí)由于Power層和GND層的間距變小了，從而提高了PI。

　　互聯(lián)通道的另一參數(shù)阻抗，在DDR2的設(shè)計(jì)時(shí)必須是恒定連續(xù)的，單端走線的阻抗匹配電阻50 Ohms必須被用到所有的單端信號(hào)上，且做到阻抗匹配，而對(duì)于差分信號(hào)，100 Ohms的終端阻抗匹配電阻必須被用到所有的差分信號(hào)終端，比如CLOCK和DQS信號(hào)。另外，所有的匹配電阻必須上拉到VTT，且保持50 Ohms，ODT的設(shè)置也必須保持在50 Ohms。

　　在 DDR3的設(shè)計(jì)時(shí)，單端信號(hào)的終端匹配電阻在40和60 Ohms之間可選擇的被設(shè)計(jì)到ADDR/CMD/CNTRL信號(hào)線上，這已經(jīng)被證明有很多的優(yōu)點(diǎn)。而且，上拉到VTT的終端匹配電阻根據(jù)SI仿真的結(jié)果的走線阻抗，電阻值可能需要做出不同的選擇，通常其電阻值在30-70 Ohms之間。而差分信號(hào)的阻抗匹配電阻始終在100 Ohms。

圖1 : 四層和六層PCB的疊層方式

　　3. 互聯(lián)通路拓?fù)?/strong>

　　對(duì)于DDR2和DDR3，其中信號(hào)DQ、DM和DQS都是點(diǎn)對(duì)點(diǎn)的互聯(lián)方式，所以不需要任何的拓?fù)浣Y(jié)構(gòu)，然而列外的是，在multi-rank DIMMs（Dual In Line Memory Modules）的設(shè)計(jì)中并不是這樣的。在點(diǎn)對(duì)點(diǎn)的方式時(shí)，可以很容易的通過(guò)ODT的阻抗設(shè)置來(lái)做到阻抗匹配，從而實(shí)現(xiàn)其波形完整性。而對(duì)于 ADDR/CMD/CNTRL和一些時(shí)鐘信號(hào)，它們都是需要多點(diǎn)互聯(lián)的，所以需要選擇一個(gè)合適的拓?fù)浣Y(jié)構(gòu)，圖2列出了一些相關(guān)的拓?fù)浣Y(jié)構(gòu)，其中Fly- By拓?fù)浣Y(jié)構(gòu)是一種特殊的菊花鏈，它不需要很長(zhǎng)的連線，甚至有時(shí)不需要短線（Stub）。

　　對(duì)于DDR3，這些所有的拓?fù)浣Y(jié)構(gòu)都是適用的，然而前提條件是走線要盡可能的短。Fly-By拓?fù)浣Y(jié)構(gòu)在處理噪聲方面，具有很好的波形完整性，然而在一個(gè)4 層板上很難實(shí)現(xiàn)，需要6層板以上，而菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)在一個(gè)4層板上是容易實(shí)現(xiàn)的。另外，樹(shù)形拓?fù)浣Y(jié)構(gòu)要求AB的長(zhǎng)度和AC的長(zhǎng)度非常接近（如圖2）?？紤]到波形的完整性，以及盡可能的提高分支的走線長(zhǎng)度，同事又要滿足板層的約束要求，在基于4層板的DDR3設(shè)計(jì)中，最合理的拓?fù)浣Y(jié)構(gòu)就是帶有最少短線（Stub）的菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)。

圖2: 帶有2片SDRAM的ADDR/CMD/CNTRL拓?fù)浣Y(jié)構(gòu)

　　對(duì)于DDR2-800，這所有的拓?fù)浣Y(jié)構(gòu)都適用，只是有少許的差別。然而，菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)被證明在SI方面是具有優(yōu)勢(shì)的。

　　對(duì)于超過(guò)兩片的SDRAM，通常，是根據(jù)器件的擺放方式不同而選擇相應(yīng)的拓?fù)浣Y(jié)構(gòu)。圖3顯示了不同擺放方式而特殊設(shè)計(jì)的拓?fù)浣Y(jié)構(gòu)，在這些拓?fù)浣Y(jié)構(gòu)中，只有A和 D是最適合4層板的PCB設(shè)計(jì)。然而，對(duì)于DDR2-800，所列的這些拓?fù)浣Y(jié)構(gòu)都能滿足其波形的完整性，而在DDR3的設(shè)計(jì)中，特別是在1600 Mbps時(shí)，則只有D是滿足設(shè)計(jì)的。

圖3: 帶有4片SDRAM的ADDR/CMD/CNTRL拓?fù)浣Y(jié)構(gòu)

　　4. 時(shí)延的匹配

　　在做到時(shí)延的匹配時(shí)，往往會(huì)在布線時(shí)采用trombone方式走線，另外，在布線時(shí)難免會(huì)有切換板層的時(shí)候，此時(shí)就會(huì)添加一些過(guò)孔。不幸的是，但所有這些彎曲的走線和帶過(guò)孔的走線，將它們拉直變?yōu)榈乳L(zhǎng)度理想走線時(shí)，此時(shí)它們的時(shí)延是不等的，如圖4所示。

圖4: Trombone 和 Vias的實(shí)例

　　顯然，上面講到的trombone方式在時(shí)延方面同直走線的不對(duì)等是很好理解的，而帶過(guò)孔的走線就更加明顯了。在中心線長(zhǎng)度對(duì)等的情況下，trombone 走線的時(shí)延比直走線的實(shí)際延時(shí)是要來(lái)的小的，而對(duì)于帶有過(guò)孔的走線，時(shí)延是要來(lái)的大的。這種時(shí)延的產(chǎn)生，這里有兩種方法去解決它。一種方法是，只需要在 EDA工具里進(jìn)行精確的時(shí)延匹配計(jì)算，然后控制走線的長(zhǎng)度就可以了。而另一種方法是在可接受的范圍內(nèi)，減少不匹配度。

對(duì)于trombone線，時(shí)延的不對(duì)等可以通過(guò)增大L3的長(zhǎng)度而降低，因?yàn)椴⑿芯€間會(huì)存在耦合，其詳細(xì)的結(jié)果，可以通過(guò)SigXP仿真清楚的看出，如圖 5，L3（圖中的S）長(zhǎng)度的不同，其結(jié)果會(huì)有不同的時(shí)延，盡可能的加長(zhǎng)S的長(zhǎng)度，則可以更好的降低時(shí)延的不對(duì)等。對(duì)于微帶線來(lái)說(shuō)，L3大于7倍的走線到地的距離是必須的。

圖5: 針對(duì)trombone的仿真電路和仿真波形

　　trombone線的時(shí)延是受到其并行走線之間的耦合而影響，一種在不需要提高其間距的情況下，并且能降低耦合的程度的方法是采用saw tooth線。顯然，saw tooth線比trombone線具有更好的效果，但是，它需要更多的空間。由于各種可能造成時(shí)延不同的原因，所以，在實(shí)際的設(shè)計(jì)時(shí)，要借助于CAD工具進(jìn)行嚴(yán)格的計(jì)算，從而控制走線的時(shí)延匹配。

　　考慮到在圖2中6層板上的過(guò)孔的因素，當(dāng)一個(gè)地過(guò)孔靠近信號(hào)過(guò)孔放置時(shí)，則在時(shí)延方面的影響是必須要考慮的。先舉個(gè)例子，在TOP層的微帶線長(zhǎng)度是 150 mils，BOTTOM層的微帶線也是150 mils，線寬都為4 mils，且過(guò)孔的參數(shù)為：barrel diameter=8mils,pad diameter=18mils,anti-pad diameter=26mils。

　　這里有三種方案進(jìn)行對(duì)比考慮，一種是，通過(guò)過(guò)孔互聯(lián)的這個(gè)過(guò)孔附近沒(méi)有任何地過(guò)孔，那么，其返回路徑只能通過(guò)離此過(guò)孔250 mils的PCB邊緣來(lái)提供；第二種是，一根長(zhǎng)達(dá)362 mils的微帶線；第三種是，在一個(gè)信號(hào)線的四周有四個(gè)地過(guò)孔環(huán)繞著。圖6顯示了帶有60 Ohm的常規(guī)線的S-Parameters，從圖中可以看出，帶有四個(gè)地過(guò)孔環(huán)繞的信號(hào)過(guò)孔的S-Parameters就像一根連續(xù)的微帶線，從而提高了 S21特性。由此可知，在信號(hào)過(guò)孔附近缺少返回路徑的情況下，則此信號(hào)過(guò)孔會(huì)大大增高其阻抗。當(dāng)今的高速系統(tǒng)里，在時(shí)延方面顯得尤為重要。

　　現(xiàn)做一個(gè)測(cè)試電路，類似于圖5，驅(qū)動(dòng)源是一個(gè)線性的60 Ohms阻抗輸出的梯形信號(hào)，信號(hào)的上升沿和下降沿均為100 ps，幅值為1V。此信號(hào)源按照?qǐng)D6的三種方式，且其端接一60 Ohms的負(fù)載，其激勵(lì)為一800 MHz的周期信號(hào)。在0.5V這一點(diǎn)，我們觀察從信號(hào)源到接收端之間的時(shí)間延遲，顯示出來(lái)它們之間的時(shí)延差異。其結(jié)果如圖7所示，在圖中只顯示了信號(hào)的上升沿，從這圖中可以很明顯的看出，帶有四個(gè)地過(guò)孔環(huán)繞的過(guò)孔時(shí)延同直線相比只有3 ps，而在沒(méi)有地過(guò)孔環(huán)繞的情況下，其時(shí)延是8 ps。由此可知，在信號(hào)過(guò)孔的周圍增加地過(guò)孔的密度是有幫助的。然而，在4層板的PCB里，這個(gè)就顯得不是完全的可行性，由于其信號(hào)線是靠近電源平面的，這就使得信號(hào)的返回路徑是由它們之間的耦合程度來(lái)決定的。所以，在4層的PCB設(shè)計(jì)時(shí)，為符合電源完整性（power integrity）要求，對(duì)其耦合程度的控制是相當(dāng)重要的。

圖6: 帶有過(guò)孔互聯(lián)通道的s-parameters

圖7: 圖6三種案例的發(fā)送和接收波形

　　對(duì)于DDR2和DDR3，時(shí)鐘信號(hào)是以差分的形式傳輸?shù)?，而在DDR2里，DQS信號(hào)是以單端或差分方式通訊取決于其工作的速率，當(dāng)以高度速率工作時(shí)則采用差分的方式。顯然，在同樣的長(zhǎng)度下，差分線的切換時(shí)延是小于單端線的。根據(jù)時(shí)序仿真的結(jié)果，時(shí)鐘信號(hào)和DQS也許需要比相應(yīng)的ADDR/CMD /CNTRL和DATA線長(zhǎng)一點(diǎn)。另外，必須確保時(shí)鐘線和DQS布在其相關(guān)的ADDR/CMD/CNTRL和DQ線的當(dāng)中。由于DQ和DM在很高的速度下傳輸，所以，需要在每一個(gè)字節(jié)里，它們要有嚴(yán)格的長(zhǎng)度匹配，而且不能有過(guò)孔。差分信號(hào)對(duì)阻抗不連續(xù)的敏感度比較低，所以換層走線是沒(méi)多大問(wèn)題的，在布線時(shí)優(yōu)先考慮布時(shí)鐘線和DQS。

　　5. 串?dāng)_

　　在設(shè)計(jì)微帶線時(shí)，串?dāng)_是產(chǎn)生時(shí)延的一個(gè)相當(dāng)重要的因素。通常，可以通過(guò)加大并行微帶線之間的間距來(lái)降低串?dāng)_的相互影響，然而，在合理利用走線空間上這是一個(gè)很大的弊端，所以，應(yīng)該控制在一個(gè)合理的范圍里面。典型的一個(gè)規(guī)則是，并行走線的間距大于走線到地平面的距離的兩倍。另外，地過(guò)孔也起到一個(gè)相當(dāng)重要的作用，圖8顯示了有地過(guò)孔和沒(méi)地過(guò)孔的耦合程度，在有多個(gè)地過(guò)孔的情況下，其耦合程度降低了7 dB。考慮到互聯(lián)通路的成本預(yù)算，對(duì)于兩邊進(jìn)行適當(dāng)?shù)姆抡媸潜仨毜?，?dāng)在所有的網(wǎng)線上加一個(gè)周期性的激勵(lì)，將會(huì)由串?dāng)_產(chǎn)生的信號(hào)抖動(dòng)，通過(guò)仿真，可以在時(shí)域觀察信號(hào)的抖動(dòng)，從而通過(guò)合理的設(shè)計(jì)，綜合考慮空間和信號(hào)完整性，選擇最優(yōu)的走線間距。