設計原理

　　隨著各種高新前沿技術的迅猛發(fā)展，傳統(tǒng)設計的固定延遲時間的快前沿脈沖源，已不能滿足需要，常常需要在一定范圍內可對延遲時間進行任意設置。

一般講來常規(guī)的設計有兩種方法。一是將多個具有不同延遲時間的固定延遲脈沖產生電路單元，組合成一個可程控的電路，通過計算機的控制來獲得不同延遲時間的快沿脈沖輸出，但很難達到高準確度的延遲時間和較好的快沿特性以及較高的脈沖形狀的一致性。主要原因是在多個固定延遲單元電路的接入點處，不管是電子式還是機械式開關，其接觸電阻都是一個隨機參數(shù)，并且該參數(shù)還受到電路周圍環(huán)境的影響，從而使輸出的脈沖前沿和延遲時間產生較大的隨機誤差，并且很難消除。而且采用這種方法所設計的電路復雜、體積也較大。

二是制作一個具有較長延遲時間的脈沖產生電路，在電路的不同延遲時間部位處引出具有不同延遲時間的信號，再由計算機根據(jù)用戶的需求，將所需延遲時間的脈沖接入后續(xù)的輸出放大電路，以獲得所需的信號。這種設計方法仍然存在前一種設計方法中相同的問題，而且對工藝提出了更高的要求。傳統(tǒng)方法的電路是用分離元件構成和傳統(tǒng)工藝制作，要獲得納秒級延遲時間的脈沖是十分困難的。

　　DALLAS公司的DS1023S可編程延遲線芯片既具有長延遲的快沿脈沖延遲電路的各種性能，又具有與計算機通訊和接受控制的特性，采用這種芯片，可以設計出高準確度可程控延遲快沿脈沖信號源。

　　系統(tǒng)原理及組成

　　本脈沖信號源主要由納秒級延遲脈沖產生放大輸出電路、微秒級延遲脈沖產生放大輸出電路以及系統(tǒng)控制電路三部分組成。納秒級延遲脈沖產生放大輸出電路和微秒級延遲脈沖產生放大輸出電路是兩個完全獨立的電路，它們可以同時使用。納秒級和微秒級的延遲時間均可以通過鍵盤進行設置，并通過各自的顯示器進行顯示。高準確度可程控延遲快前沿脈沖信號源原理框圖如圖1所示。

　　納秒級延遲脈沖產生放大輸出電路

　　納秒級延遲脈沖產生放大輸出電路由觸發(fā)脈沖整形電路、納秒級參考和延遲脈沖形成電路，以及參考與延遲脈沖輸出放大電路組成。

　　觸發(fā)脈沖整形電路完成對由外觸發(fā)輸入端送入的±(5～25)V脈沖信號的整形鎖定，形成一個具有一定前沿和寬度的規(guī)則脈沖送入納秒級參考和延遲脈沖形成電路的輸入端。原理如圖2所示。

　　納秒級參考和延遲脈沖形成電路產生參考脈沖和延遲時間在0～250ns步進為1ns的延遲脈沖，由DS1023S構成。DS1023S是一個8位可編程延遲芯片，延遲時間可由計算機通過并行方式或串行方式進行編程控制。由于系統(tǒng)控制相對簡單，故選用實時功能較強的單片機97C2051作為系統(tǒng)的中心處理器。DS1023S與97C2051單片機接口如圖3所示。為了獲得高準確度的延遲，采用DS1023S提供的延遲參考輸出功能，可以最大限度的減少當輸入信號電平發(fā)生變化時，輸入到輸出間的測量延遲時間將會因過渡時間的變化而發(fā)生的顯著改變，同時還可消除零步長延遲時因工作溫度系數(shù)變化而引起的不利影響。DS1023-100設置于并行編程工作方式，所需的設置數(shù)據(jù)由總線驅動器74HC244送74HC573鎖存后輸出到DS1023S的并口輸入端，DS1023S根據(jù)并口輸入端的數(shù)據(jù)對輸入脈沖進行延遲。DS1023S的REF/PWM和OUT/OUT端分別產生出納秒級的參考輸出脈沖和納秒級的延遲輸出脈沖，經(jīng)驅動后送輸出放大電路。

　　參考脈沖與延遲脈沖輸出放大電路是一個脈沖變壓器藕合的脈沖放大器，主要完成對參考脈沖和延遲脈沖進行整形放大的功能，電路如圖4所示。由前級脈沖產生電路產生的參考和延遲脈沖經(jīng)過本電路的整形和放大后，各自輸出一個幅度為25V、脈寬為200ns、上升時間為4.5ns的脈沖。

　　微秒級參考和延遲脈沖產生放大輸出電路

　　微秒級參考和延遲脈沖產生放大輸出電路主要由觸發(fā)脈沖整形電路、參考脈沖產生電路、10MHz時鐘產生器、延遲脈沖產生電路和參考脈沖與延遲脈沖放大輸出等電路組成。延遲時間可在0～999μs范圍內設置，最小步進為1μs，原理見圖5。