摘要：采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片，QuartusⅡ?yàn)檐浖脚_(tái)，用硬件描速語言設(shè)計(jì)了一個(gè)具有變頻采樣時(shí)鐘和16路采樣通道，基于VGA顯示的邏輯分析僅．該設(shè)計(jì)方案利用FPGA內(nèi)部的M4K決作為移位寄存器不斷地進(jìn)行讀進(jìn)數(shù)據(jù)的方式，提高了工作速度、性能穩(wěn)定性以及分析的范圍和質(zhì)量。該邏輯分析儀實(shí)現(xiàn)簡(jiǎn)單，價(jià)格低，具有較高的使用價(jià)值。
關(guān)鍵詞：邏輯分析僅；FPGA；采樣；移位寄存器

邏輯分析儀主要采用高速采樣、靈活觸發(fā)和大容量存儲(chǔ)等技術(shù)來實(shí)現(xiàn)對(duì)被測(cè)數(shù)據(jù)的捕獲、存儲(chǔ)和定位分析。傳統(tǒng)數(shù)據(jù)存儲(chǔ)電路將采樣回來的數(shù)據(jù)先經(jīng)過鎖存器鎖存，一旦觸發(fā)標(biāo)志有效，再根據(jù)采樣時(shí)鐘的頻率把鎖存器數(shù)據(jù)輸出到外接的SRAM。其缺點(diǎn)是速度慢、存儲(chǔ)占用空間大，不適用于大量數(shù)據(jù)緩存的需求。本文以三星的SDR SDRAM(K4S64632)作為存儲(chǔ)器，通過FPGA內(nèi)部的M4K塊作為移位寄存器不斷的進(jìn)行讀進(jìn)數(shù)據(jù)的方式，在不中斷程序運(yùn)行的情況下實(shí)現(xiàn)有效數(shù)據(jù)不間斷的讀進(jìn)，設(shè)置3種采樣模式，結(jié)果表明該設(shè)計(jì)提高了數(shù)據(jù)的分析范圍和質(zhì)量。

1 邏輯分析儀總體方案
邏輯分析儀包括：數(shù)據(jù)采樣、數(shù)據(jù)存儲(chǔ)、顯示控制3大部分。由于Cyclone芯片EP1C3T144C8理想情況下最大頻率可達(dá)到275 MHz，在實(shí)際設(shè)計(jì)中考慮到其誤差，該設(shè)計(jì)的信號(hào)捕獲精度定位在100 MHz。最多16路信號(hào)捕獲輸入通道，1路信號(hào)觸發(fā)通道，可調(diào)的采樣時(shí)鐘／周期，3種信號(hào)采樣模式，使用計(jì)算機(jī)的的顯示器作為波形顯示屏幕。

模塊整體上是根據(jù)數(shù)據(jù)流的方向劃分的，如圖1所示。sys_ctrl模塊對(duì)系統(tǒng)復(fù)位信號(hào)進(jìn)行異步復(fù)位、同步釋放，并且通過Cyclone芯片EP1C3T 144C8內(nèi)部的PLL例化得到多個(gè)穩(wěn)定可靠的時(shí)鐘信號(hào)。Sampling_ctrl模塊包含按鍵檢測(cè)、觸發(fā)控制、數(shù)據(jù)采樣、數(shù)據(jù)存儲(chǔ)等多個(gè)功能是采集控制的核心模塊。VGA顯示模塊包含界面設(shè)計(jì)、字模數(shù)據(jù)尋址送顯方式和顯示驅(qū)動(dòng)的時(shí)序控制。

2 復(fù)位信號(hào)產(chǎn)生PPL例化
邏輯分析儀的復(fù)位設(shè)計(jì)如圖2所示，這個(gè)模塊設(shè)計(jì)里，先用FPGA的外部輸入時(shí)鐘clk將FPGA的輸入復(fù)位信號(hào)rat_n異步復(fù)位、同步釋放處理，然后將復(fù)位信號(hào)輸入PLL，同時(shí)clk也輸入PLL。在PLL輸出時(shí)鐘有效前，系統(tǒng)的其他部分都保持復(fù)位狀態(tài)。PLL的輸出locked信號(hào)在PLL有效輸出之前一直是低電平，等PLL輸出穩(wěn)定有效之后拉高該信號(hào)。FPGA外部輸入復(fù)位信號(hào)rst_n和locked信號(hào)相與作為整個(gè)系統(tǒng)的復(fù)位信號(hào)。從PPL輸出端得到時(shí)鐘不僅頻率和相位上比較穩(wěn)定，而且網(wǎng)絡(luò)延時(shí)也相比內(nèi)部的邏輯產(chǎn)生的分配時(shí)鐘要小得多。