2．2 主控電路FPGA芯片

　　EP2C8Q208EP2C8Q208主控電路如圖3所示。

　　FPGA芯片也是一種特殊的ASIC芯片，屬于可編程邏輯器件，它是在PAL、GAL等邏輯器件的基礎(chǔ)上發(fā)展起來(lái)的。同以往的PAL、GAL等相比，F(xiàn)PGA規(guī)模比較大，適合于時(shí)序、組合等邏輯電路應(yīng)用。本文選用A1tera公司的FPGA芯片EP2C8Q208，完成數(shù)據(jù)采集卡的時(shí)序和地址譯碼電路設(shè)計(jì)。由于EP2C8Q208有36個(gè)M4K RAM，在FPGA內(nèi)部設(shè)計(jì)一個(gè)16位寬度、4 KB深度的FIFO，使用FIFO提高數(shù)據(jù)采集卡對(duì)多通道信號(hào)的采集存儲(chǔ)能力。FIFO有半滿(mǎn)、全滿(mǎn)、空標(biāo)志位，當(dāng)檢測(cè)到半滿(mǎn)標(biāo)志位時(shí)，F(xiàn)IFO同時(shí)讀寫(xiě)；全滿(mǎn)時(shí)只讀不寫(xiě)；空時(shí)只寫(xiě)不讀。A／D采樣控制信號(hào)通過(guò)FPGA控制；PC機(jī)對(duì)采集后的數(shù)據(jù)作進(jìn)一步處理，以提高精度，其中2選1模塊，由主控制模塊來(lái)控制，選擇是直接將采集數(shù)據(jù)送給PC機(jī)處理，還是在內(nèi)部進(jìn)行DSP處理后再送給PC機(jī)。

　　由于Nios是一個(gè)位于FPGA中的處理器軟核，定制其外設(shè)就顯得比較容易，在SOPC Builder(集成到Quartus II工具中的為建立SOPC系統(tǒng)設(shè)計(jì)，提供標(biāo)準(zhǔn)化的圖形設(shè)計(jì)環(huán)境。其由CPU、存儲(chǔ)器接口、標(biāo)準(zhǔn)外圍設(shè)備和用戶(hù)自定義的外圍設(shè)備組成)環(huán)境下，其定制邏輯的結(jié)構(gòu)框圖如圖4所示。