vhdl-ams 文章進(jìn)入vhdl-ams技術(shù)社區(qū)

基于VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用

VHDL超高速集成電路硬件描述語言是隨著集成電路系統(tǒng)化和高度集成化逐步發(fā)展起來的，是一種用于數(shù)字系統(tǒng)設(shè)計(jì)、測(cè)試，面向多領(lǐng)域、多層次的IEEE標(biāo)準(zhǔn)硬件描述語言。
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“eRamp”項(xiàng)目加強(qiáng)德國(guó)至整個(gè)歐洲的電力電子行業(yè)實(shí)力

　　2017年6月6日，德國(guó)慕尼黑和德累斯頓訊—作為歐洲最重要的能效研究項(xiàng)目之一，“eRamp”已圓滿結(jié)束。過去三年里，來自商界和科技界的26個(gè)合作伙伴開發(fā)出能確保更高效利用能源的創(chuàng)新型電子元器件。他們側(cè)重于快速引入全新生產(chǎn)技術(shù)，如節(jié)能芯片的封裝技術(shù)。eRamp項(xiàng)目涵蓋從發(fā)電和輸電一直到用電的整個(gè)電力電子產(chǎn)業(yè)鏈的各個(gè)環(huán)節(jié)。作為領(lǐng)先的全球功率半導(dǎo)體供應(yīng)商，英飛凌帶領(lǐng)整個(gè)歐洲六國(guó)合作開展該研究項(xiàng)目。該項(xiàng)目加強(qiáng)了德國(guó)至整個(gè)歐洲作為電力電子技術(shù)中心的實(shí)力?！　∮w凌科技德累斯頓研究中心研發(fā)與創(chuàng)新項(xiàng)目高級(jí)經(jīng)理兼eR
關(guān)鍵字： eRamp AMS

EDA中的車載DVD位控主要VHDL源程序

EDA中的車載DVD位控主要VHDL源程序
關(guān)鍵字：車載DVD VHDL EDA 源程序

FPGA系列相關(guān)圖書介紹

FPGA系列相關(guān)圖書介紹
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基于FPGA的數(shù)字式心率計(jì)的設(shè)計(jì)實(shí)現(xiàn)

心率計(jì)是常用的醫(yī)學(xué)檢查設(shè)備，實(shí)時(shí)準(zhǔn)確的心率測(cè)量在病人監(jiān)控、臨床治療及體育競(jìng)賽等方面都有著廣泛的應(yīng)用。心率測(cè)量包括瞬時(shí)心率測(cè)量和平均心率測(cè)量。瞬時(shí)心率不僅能夠反映心率的快慢。同時(shí)能反映心率是否勻齊；平均心率雖只能反映心率的快慢，但記錄方便，因此這兩個(gè)參數(shù)在測(cè)量時(shí)都是必要的。
關(guān)鍵字： VHDL 數(shù)字式 FPGA 心率計(jì) 設(shè)計(jì)

VHDL結(jié)構(gòu)體的行為描述法

所謂結(jié)構(gòu)體的行為描述（behavioral descriptions），即對(duì)設(shè)計(jì)實(shí)體按算法的路徑來描述。行為描述在EDA工程中稱為高層次描述或高級(jí)描述，
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異步FIFO的VHDL設(shè)計(jì)

本文給出了一個(gè)利用格雷碼對(duì)地址編碼的羿步FIFO的實(shí)現(xiàn)方法，并給出了VHDL程序，以解決異步讀寫時(shí)鐘引起的問題。
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VHDL結(jié)構(gòu)體的結(jié)構(gòu)化描述法

在結(jié)構(gòu)體中，設(shè)計(jì)任務(wù)的程序包內(nèi)定義了一個(gè)8輸入與門（and8）和一個(gè)二異或非門（xnor2）。把該程序包編譯到庫中，可通過USE從句來調(diào)用這些元件，并從work庫中的gatespkg程序包里獲取標(biāo)準(zhǔn)化元件。
關(guān)鍵字： VHDL 結(jié)構(gòu)體結(jié)構(gòu)化描述法

VHDL結(jié)構(gòu)體的數(shù)據(jù)流描述法

據(jù)流描述（dataflow description）是結(jié)構(gòu)體描述方法之一，它描述了數(shù)據(jù)流程的運(yùn)動(dòng)路徑、運(yùn)動(dòng)方向和運(yùn)動(dòng)結(jié)果。例如，同樣是一個(gè)8位比較器采用數(shù)據(jù)流法編程
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用VHDL設(shè)計(jì)實(shí)現(xiàn)的有線頂盒信源發(fā)生方案

VHDL是隨著可編輯邏輯器件(PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國(guó)國(guó)防部VHSIC(超高速集成電路)計(jì)劃的一部分，并于1986年和1987年分別成為美國(guó)國(guó)防部和IEEE的工業(yè)標(biāo)準(zhǔn)。作為一種硬件設(shè)計(jì)時(shí)采用的標(biāo)準(zhǔn)語言，VHDL具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和門級(jí)三個(gè)不同層次的設(shè)計(jì)，這樣設(shè)計(jì)師將在TOP-DOWN設(shè)計(jì)的全過程中均可方便地使用同一種語言。
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Verilog語言要素

Verilog HDL 中的標(biāo)識(shí)符 (identifier) 可以是任意一組字母、數(shù)字、 $ 符號(hào)和 _( 下劃線 ) 符號(hào)的組合，但標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線。另外，標(biāo)識(shí)符是區(qū)分大小寫的。
關(guān)鍵字： Verilog 語言要素 VHDL

Verilog HDL的歷史及設(shè)計(jì)流程

Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來成為 Verilog － XL 的主要設(shè)計(jì)者和 Cadence 公司（ Cadence Design System ）的第一個(gè)合伙人。
關(guān)鍵字： VerilogHDL VHDL 設(shè)計(jì)流程

SystemVerilog語言簡(jiǎn)介

Verilog模塊之間的連接是通過模塊端口進(jìn)行的。為了給組成設(shè)計(jì)的各個(gè)模塊定義端口，我們必須對(duì)期望的硬件設(shè)計(jì)有一個(gè)詳細(xì)的認(rèn)識(shí)。不幸的是，在設(shè)計(jì)的早期，我們很難把握設(shè)計(jì)的細(xì)節(jié)。
關(guān)鍵字： SystemVerilog 語言 VHDL

HDL語言種類

HDL 語言在國(guó)外有上百種。高等學(xué)校、科研單位、 EDA 公司都有自己的 HDL 語言?，F(xiàn)選擇較有影響的作簡(jiǎn)要介紹。
關(guān)鍵字： HDL VHDL 種類

Verilog HDL和VHDL的比較

這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)，而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個(gè)是因?yàn)?VHDL 是美國(guó)軍方組織開發(fā)的，而 Verilog 是一個(gè)公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢？它一定有其優(yōu)越性才行，所以說 Verilog 有更強(qiáng)的生命力。
關(guān)鍵字： Verilog VHDL HDL

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vhdl-ams介紹

　　即IEEE 1076.1標(biāo)準(zhǔn)。　　VHDL-AMS是VHDL的一個(gè)分支，它支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。　　http://www.eda.org/vhdl-ams/ 　　Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。　　http://www.eda.org/verilog-ams/ 　　The VHDL-AMS language [ 查看詳細(xì) ]