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基于PLL的測試測量時鐘恢復方案

  • 　不管是放到測試設置中，還是作為被測設備的一部分，時鐘恢復都在進行準確的測試測量時發(fā)揮著重要作用。由于大多數(shù)千兆位通信系統(tǒng)都是同步系統(tǒng)，因此系統(tǒng)內部的數(shù)據(jù)都使用公共時鐘定時。不管是沿著幾英寸的電路板傳
  • 關鍵字： PLL  測試測量  時鐘恢復  方案    

基于壓控振蕩器（VCO）的高性能鎖相環(huán)（PLL）設計

  • 簡介
    “鎖相環(huán)”(PLL)是現(xiàn)代通信系統(tǒng)的基本構建模塊。PLL通常用在無線電接收機或發(fā)射機中，主要提供“本振”(LO)功能；也可用于時鐘信號分配和降噪，而且越來越多地用作高采樣速率模數(shù)(A/D)轉換
  • 關鍵字： VCO  PLL  壓控振蕩器  性能    

基于異步FIFO和PLL的雷達數(shù)據(jù)采集系統(tǒng)

  • 1引言隨著雷達系統(tǒng)中數(shù)字處理技術的飛速發(fā)展，需要對雷達回波信號進行高速數(shù)據(jù)采集。在嵌入式條件...
  • 關鍵字： 異步FIFO  PLL  雷達數(shù)據(jù)采集  

基于DDS+PLL實現(xiàn)跳頻信號源的設計方法

  • 　　航空通信設備包括短波通信、超短波通信設備，短波、超短波通信設備又分為常規(guī)通信方式和跳頻通信方式，跳頻通信因具有抗干擾性強、抗偵測能力好、頻譜利用率高和易于實現(xiàn)碼分多址等優(yōu)點被稱為無線電通信的ldquo
  • 關鍵字： 設計  方法  信號源  實現(xiàn)  DDS  PLL  基于  

航空系統(tǒng)跳頻信號源的方案

  • 電子產品世界,為電子工程師提供全面的電子產品信息和行業(yè)解決方案,是電子工程師的技術中心和交流中心,是電子產品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡家園
  • 關鍵字： 跳頻通信  信號源  DDS+PLL  鎖相環(huán)  

基于CSMC工藝的零延時緩沖器的PLL設計

  • 　1 引言　　本文在傳統(tǒng)鎖相環(huán)結構的基礎上進行改進，設計了一款用于多路輸出時鐘緩沖器中的鎖相環(huán)，其主 要結構包括分頻器、鑒頻鑒相器(PFD)、電荷泵、環(huán)路濾波器和壓控振蕩器(VCO)。在鑒相器前采用預 分頻結構減小
  • 關鍵字： CSMC  PLL  工藝  零延時    

PLL-VCO設計及制作

  • 在此說明以晶體振蕩器做為基準振蕩器，將其與VCO以及PLL電路組合成為信號產生器的情形也被稱為頻率合成器。
    此一PLL-VCO電路的設計規(guī)格如表l所示。振蕩頻率范圍為40M~60MHz內的10MHz寬。每一頻率階段(step)寬幅為10
  • 關鍵字： PLL-VCO    

PLL電路設計原理及制作

  • 在通信機等所使用的振蕩電路，其所要求的頻率范圍要廣，且頻率的穩(wěn)定度要高。

    無論多好的LC振蕩電路，其頻率的穩(wěn)定度，都無法與晶體振蕩電路比較。但是，晶體振蕩器除了可以使用數(shù)字電路分頻以外，其頻率幾乎無法
  • 關鍵字： PLL  電路設計  原理    

與石英晶體振蕩器等效的頻率穩(wěn)定的1~399KHZ PLL合成振蕩電路

  • 電路的功能如果要求振蕩頻率準確、穩(wěn)定度好，采用石英晶體振蕩器作本振的PLL合成振蕩電路是比較合適的。但本電路采用了C-MOS型的PLL IC（4046），VCO輸出為方波，能以1KHZ為一級在1KHZ~399KHZ范圍內連續(xù)變化。全部采
  • 關鍵字： PLL  合成  振蕩  電路  399KHZ  穩(wěn)定  晶體  振蕩器  等效  頻率  

采用PLL（鎖相環(huán)）IC的頻率N（1~10）倍增電路

  • 電路的功能很多電路都要求把頻率準確地倍增，使用PLL電路可很容易組成滿足這種要求的電路。例如主振頻率為1KHZ，若使用倍增器內插10個脈沖，可變成10KHZ的脈沖信號。在VCO中，即使主振頻率發(fā)生變化，也能獲得跟蹤主振
  • 關鍵字： PLL  10  IC的  鎖相環(huán)    

ADI 發(fā)布針對RF設計的新版PLL頻率合成器設計軟件

  • 　　ADI全球領先的高性能信號處理解決方案供應商，和提供覆蓋整個 RF 信號鏈的 RF IC 功能模塊的全球領導者，最近宣布發(fā)布 ADIsimPLL(TM) 3.3版 ( http://www.analog.com/adisimpll )，這是其大獲成功的鎖相環(huán) (PLL) 電路設計和評估工具的最新版本。ADIsimPLL 3.3版 ( http://www.analog.com/adisimpll ) 可協(xié)助用戶對采用 ADI PLL 頻率合成器 ( http://www.analog.com/zh/p
  • 關鍵字： ADI  PLL  頻率合成器  

Hittite PLL以質取勝

  • 　　頻率源可以說是一個通信系統(tǒng)的心臟，心臟的好壞很大程度上決定著一個機體的健康狀況，而鎖相環(huán)又是頻率源的主要組成部分，因此性能優(yōu)異的鎖相環(huán)芯片對于通信系統(tǒng)來說是非常重要的。 　　鎖相環(huán)的相位噪聲對電子設備和電子系統(tǒng)的性能影響很大。從頻域看它分布在載波信號兩旁按冪律譜分布，無論做發(fā)射激勵信號，還是接收機本振信號以及各種頻率基準時，這些相位噪聲將在解調過程中都會和信號一樣出現(xiàn)在解調終端，引起基帶信噪比下降，誤碼率增加。 　　低相噪Hittite鎖相環(huán)產品分為集成VCO和沒有集成VCO兩種。集成VCO的PL
  • 關鍵字： 世強電訊   PLL  基站類鎖相環(huán)  

基于DDS+PLL高性能頻率合成器的設計與實現(xiàn)

  • 基于DDS+PLL高性能頻率合成器的設計與實現(xiàn),摘要：結合DDS+PLL技術，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設計與實現(xiàn)。詳細介紹系統(tǒng)中核心芯片的性能、結構及使用方法，并運用ADS和ADISimPLL軟件對設計方案進行
  • 關鍵字： 合成器  設計  實現(xiàn)  頻率  高性能  DDS  PLL  基于  

DDS+PLL高性能頻率合成器的設計與實現(xiàn)

  • DDS+PLL高性能頻率合成器的設計與實現(xiàn),摘要：結合DDS+PLL技術，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設計與實現(xiàn)。詳細介紹系統(tǒng)中核心芯片的性能、結構及使用方法，并運用ADS和ADISimPLL軟件對設計方案進行
  • 關鍵字： 設計  實現(xiàn)  合成器  頻率  PLL  高性能  DDS  

基于PLL和TDA7010T的無線收發(fā)系統(tǒng)設計

  • 摘要：設計一種基于PLL和TDA7010T的無線收發(fā)系統(tǒng)。該系統(tǒng)由發(fā)射電路、接收電路和控制電路3部分組成。發(fā)射電路采用FM和FSK調制方式，用鎖相環(huán)(PLL)穩(wěn)定栽渡頻率，實現(xiàn)模擬語音信號和英文短信的發(fā)射。接收電路以TDA701
  • 關鍵字： 系統(tǒng)  設計  收發(fā)  無線  PLL  TDA7010T  基于  
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