隨國家節(jié)能環(huán)保推行政策的出臺以及太陽能開發(fā)技術的不斷完善,太陽能作為一種綠色的能源逐漸為工業(yè)和家庭所用;但如今外設工作復雜多變,對電源(特別是交流電源)的要求越來越嚴峻,本設計針對這一瓶頸提供了一套控制系統(tǒng),可以有效解決多種環(huán)境下的用電?;贛XT8051的太陽能可調(diào)逆變電源采用MXT8051做微控制器控制,12864液晶顯示,鍵盤輸入,正弦波頻率、相位及幅值的調(diào)制;再由放過充模塊控制太陽能板的充電儲能輸出;正弦波輸出調(diào)節(jié)模塊由DDS芯片AD98508集成模塊產(chǎn)生可調(diào)節(jié)波形,再由高頻放大模塊放大輸出。整個
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時代民芯 MXT8051 DDS AD9850
本文介紹了基于DDS技術的頻率特性測試儀的設計方法。在設計中掃頻信號源采用DDS芯片AD9851實現(xiàn),以單片機AT89C52為控制核心,控制整個系統(tǒng)協(xié)調(diào)工作并實時對所測數(shù)據(jù)進行處理, LCD顯示幅頻特性和相頻特性曲線,實現(xiàn)了系統(tǒng)的小型化和全數(shù)字化。
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單片機 測試儀 DDS 幅頻特性 相頻特性 201006
首先闡述了DDS技術的基本原理,在此基礎上,實現(xiàn)了一種采用單片機AT89S52控制AD9850芯片的任意信號發(fā)生器系統(tǒng)。理論研究和實驗結果表明,該系統(tǒng)可產(chǎn)生頻率和幅值均可調(diào)的正弦波、三角波和方波,且頻帶寬、精度高、穩(wěn)定性好。
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DDS 信號發(fā)生器
基于DDS+PLL高性能頻率合成器的設計與實現(xiàn),摘要:結合DDS+PLL技術,采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設計與實現(xiàn)。詳細介紹系統(tǒng)中核心芯片的性能、結構及使用方法,并運用ADS和ADISimPLL軟件對設計方案進行
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合成器 設計 實現(xiàn) 頻率 高性能 DDS PLL 基于
DDS+PLL高性能頻率合成器的設計與實現(xiàn),摘要:結合DDS+PLL技術,采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設計與實現(xiàn)。詳細介紹系統(tǒng)中核心芯片的性能、結構及使用方法,并運用ADS和ADISimPLL軟件對設計方案進行
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設計 實現(xiàn) 合成器 頻率 PLL 高性能 DDS
摘要:利用現(xiàn)場可編程門陣列(FPGA)設計并實現(xiàn)直接數(shù)字頻率合成器(DDS)。結合DDS的結構和原理,給出系統(tǒng)設計方法,并推導得到參考頻率與輸出頻率間的關系。DDS具有高穩(wěn)定度,高分辨率和高轉換速度,同時利用Ahera公司
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FPGA DDS
摘要:通過對DDS的信號模擬器設計的研究,不僅設計出能夠?qū)崿F(xiàn)普通射頻合成信號源的功能,正如能夠在幅度、頻率等方面對所需生成的信號加以控制,也能夠?qū)崿F(xiàn)定頻、掃頻以及跳頻等輸出方式上的選擇。同時,該系統(tǒng)增加
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DDS 信號模擬器
1引言直接數(shù)字頻率合成DDS(DirectDigitalSynthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生...
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FPGA DDS 信號源 設計
基于模型的DDS芯片設計與實現(xiàn),摘要:介紹了一種基于模型的DDS芯片的設計方法。根據(jù)DDS基本原理,在MATLAB環(huán)境下建立模型,用System Generator產(chǎn)生VHDL程序,并在ISE軟件中編寫仿真和控制程序,最后在Spartan-3E Starter Kit開發(fā)板上實現(xiàn)設計。與傳統(tǒng)的
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設計 實現(xiàn) 芯片 DDS 模型 基于
基于DSP和DDS的三維感應測井高頻信號源實現(xiàn), 引言 高頻信號源設計是三維感應測井的重要組成部分。三維感應測井的原理是利用激勵信號源通過三個正交的發(fā)射線圈向外發(fā)射高頻信號,再通過多組三個正交的接收線圈,得到多組磁場分量,從而準確測量地層各向異性
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高頻 信號源 實現(xiàn) 測井 感應 DSP DDS 三維 基于
基于FPGA和DDS的信號源設計,1 引言 直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術發(fā)展的一種新的頻率合成技術。與第二代基于鎖相環(huán)頻率合成技術相比,DDS具有頻率切換時間短、頻率分辨率
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設計 信號源 DDS FPGA 基于 FPGA,DDS,Verilog HDL
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