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如何滿足復(fù)雜系統(tǒng)的高性能時(shí)序需求

- 時(shí)鐘設(shè)備設(shè)計(jì)使用 I2C 可編程小數(shù)鎖相環(huán) (PLL),可滿足高性能時(shí)序需求,這樣可以產(chǎn)生零 PPM(百萬(wàn)分之一)合成誤差的頻率。高性能時(shí)鐘 IC 具有多個(gè)時(shí)鐘輸出,用于驅(qū)動(dòng)打印機(jī)、掃描儀和路由器等應(yīng)用系統(tǒng)的子系統(tǒng),例如處理器、FPGA、數(shù)據(jù)轉(zhuǎn)換器等。此類(lèi)復(fù)雜系統(tǒng)需要?jiǎng)討B(tài)更新參考時(shí)鐘的頻率,以實(shí)現(xiàn) PCIe 和以太網(wǎng)等其它諸多協(xié)議?! r(shí)鐘 IC 屬于 I2C 從器件,需要主控制器來(lái)
- 關(guān)鍵字: I2C PLL
基于FPGA和DDS技術(shù)的軟件無(wú)線電可控?cái)?shù)字調(diào)制器的設(shè)計(jì)
- 本系統(tǒng)在分析數(shù)字調(diào)制技術(shù)和DDS原理的基礎(chǔ)上,詳述了一種基于FPGA的DSP技術(shù)和DDS技術(shù)的適合于軟件無(wú)線電使用的可控?cái)?shù)字調(diào)制器的設(shè)計(jì)過(guò)程,并在系統(tǒng)中進(jìn)行了功能驗(yàn)證。此調(diào)制器以FPGA硬件平臺(tái)為核心,可實(shí)現(xiàn)ASK,F(xiàn)SK,PSK,QAM等調(diào)制方式,靈活性強(qiáng)。
- 關(guān)鍵字: 數(shù)字調(diào)制技術(shù) 軟件無(wú)線電 DDS
基于DSP+FPGA技術(shù)的高精度程控交流電源的實(shí)現(xiàn)
- 介紹了一種基于DSP+FPGA芯片技術(shù)的高精度程控交流電源的實(shí)現(xiàn)方法,利用FPGA實(shí)現(xiàn)了任意波形發(fā)生功能,并對(duì)功率逆變等電路進(jìn)行了詳細(xì)的分析和設(shè)計(jì),最后給出了實(shí)驗(yàn)結(jié)果以及相關(guān)波形。
- 關(guān)鍵字: 任意波形發(fā)生 諧波 DDS
基于FPGA的流水線結(jié)構(gòu)DDS多功能信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)
- 在應(yīng)用FPGA進(jìn)行DDS系統(tǒng)設(shè)計(jì)過(guò)程中,選擇芯片的運(yùn)行速度優(yōu)化和資源利用優(yōu)化常常是相互矛盾的,從發(fā)展趨勢(shì)和運(yùn)算要求看,系統(tǒng)速度指標(biāo)的意義比面積指標(biāo)更趨重要?;诖?,介紹了一種流水線結(jié)構(gòu)來(lái)優(yōu)化傳統(tǒng)的相位累加器,在QuartusⅡ開(kāi)發(fā)環(huán)境下搭建系統(tǒng)模型、仿真及下載,并采用嵌入式邏輯分析儀分析和驗(yàn)證了實(shí)驗(yàn)結(jié)果。該系統(tǒng)可以完成多位頻率控制字的累加,能夠產(chǎn)生正弦波、方波和三角波,具有良好的實(shí)時(shí)性。
- 關(guān)鍵字: 流水線相位累加器 DDS FPGA
基于FPGA的雙路可移相任意波形發(fā)生器
- 本文論述了利用用FPGA來(lái)開(kāi)發(fā)DDS函數(shù)發(fā)生器的總體設(shè)計(jì)思路,詳細(xì)討論了任意波形產(chǎn)生、頻率精確調(diào)整、雙路移相輸出、PWM調(diào)制波產(chǎn)生、D/A轉(zhuǎn)換與濾波電路、鍵盤(pán)與顯示等諸方面軟硬件實(shí)現(xiàn)方法。 整個(gè)設(shè)計(jì)
- 關(guān)鍵字: DDS 任意波形發(fā)生器 FPGA
如何預(yù)測(cè)直接數(shù)字頻率合成器(DDS)輸出頻譜中主相位截?cái)嚯s散的頻率和幅度
- 現(xiàn)代直接數(shù)字頻率合成器(DDS)通常利用累加器和數(shù)字頻率調(diào)諧字(FTW)在累加器輸出端產(chǎn)生周期性的N位數(shù)字斜坡(見(jiàn)圖1)。 此數(shù)字斜坡可依據(jù)公式1定義DDS的輸出頻率(fO),其中fS為DDS采樣速率(或系統(tǒng)時(shí)鐘頻率)。
- 關(guān)鍵字: 直接數(shù)字頻率合成器 DDS FTW
遙測(cè)信號(hào)模擬源的設(shè)計(jì)及實(shí)現(xiàn)

- 遙測(cè)信號(hào)模擬源是多通道信號(hào)發(fā)生器,模擬彈載組件,輸出模擬及數(shù)字信號(hào)供遙測(cè)艙采集,以判斷遙測(cè)艙是否正常。本設(shè)計(jì)基于DDS及數(shù)字可編程技術(shù),采用DAC芯片AD5312、運(yùn)放,RS422、429、LVDS等接口芯片,編寫(xiě)FPGA模塊,最終實(shí)現(xiàn)多達(dá)100路模擬電壓及40路數(shù)字信號(hào)輸出,并可在計(jì)算機(jī)上通過(guò)網(wǎng)絡(luò)進(jìn)行參數(shù)配置。該信號(hào)源輸出信號(hào)種類(lèi)多,參數(shù)配置靈活方便,可滿足多個(gè)遙測(cè)組件的測(cè)試需求。
- 關(guān)鍵字: 遙測(cè) 信號(hào)源 DDS AD5312 測(cè)試 201706
如何根據(jù)數(shù)據(jù)表規(guī)格算出鎖相環(huán)(PLL)中的相位噪聲

- 也許你也會(huì)跟我一樣認(rèn)為典型數(shù)據(jù)表中的某些規(guī)格難以理解,這是因?yàn)槠渲泻w了一些你不太熟悉的隱含慣例。對(duì)許多RF系統(tǒng)工程師而言,其中一種規(guī)格便是鎖相環(huán)(PLL)中的相位噪聲。當(dāng)信號(hào)源被用作本機(jī)振蕩器(LO)或高速時(shí)鐘時(shí),相位噪聲性能對(duì)滿足系統(tǒng)要求起到了重要作用。最初從數(shù)據(jù)表中推斷出該規(guī)格時(shí)似乎就像一個(gè)獨(dú)立的項(xiàng)目。下面我來(lái)講解一下如何通過(guò)讀取PLL的相位噪聲規(guī)格來(lái)對(duì)您的無(wú)線電或高速應(yīng)用可達(dá)到的性能進(jìn)行初步評(píng)估?! ∽⒁?,PLL是一種控制回路,這種系統(tǒng)具備頻率響應(yīng)功能。參考路徑中生成的噪聲受控于回路中對(duì)系統(tǒng)輸
- 關(guān)鍵字: PLL VCO
PLL回路濾波器設(shè)計(jì)的調(diào)整指南

- 假設(shè)您已經(jīng)通過(guò)迭代信息傳遞相位邊限和回路帶寬在鎖相環(huán)(PLL)上花費(fèi)了一些時(shí)間。但遺憾地是,還是無(wú)法在相位噪聲、雜散和鎖定時(shí)間之間達(dá)成良好的平衡。感到泄氣?想要放棄?等一下!你是否試過(guò)伽馬優(yōu)化參數(shù)? 伽馬優(yōu)化參數(shù) 伽馬是一個(gè)數(shù)值大于零的變量。當(dāng)伽馬等于1時(shí),相位邊限在回路頻處會(huì)達(dá)到最大值(圖1)。很多回路濾波器設(shè)計(jì)方法把伽馬值設(shè)為1,這是個(gè)很好的起點(diǎn),但還有進(jìn)一步優(yōu)化的空間?! D1:伽馬等于1時(shí)的波德圖 伽馬能夠有效用于優(yōu)化帶內(nèi)相位噪聲,尤其是因壓控振蕩器 (VCO) 帶來(lái)
- 關(guān)鍵字: PLL 回路濾波器
PLL回路濾波器設(shè)計(jì)的調(diào)整指南

- 假設(shè)您已經(jīng)通過(guò)迭代信息傳遞相位邊限和回路帶寬在鎖相環(huán)(PLL)上花費(fèi)了一些時(shí)間。但遺憾地是,還是無(wú)法在相位噪聲、雜散和鎖定時(shí)間之間達(dá)成良好的平衡。感到泄氣?想要放棄?等一下!你是否試過(guò)伽馬優(yōu)化參數(shù)? 伽馬優(yōu)化參數(shù) 伽馬是一個(gè)數(shù)值大于零的變量。當(dāng)伽馬等于1時(shí),相位邊限在回路頻處會(huì)達(dá)到最大值(圖1)。很多回路濾波器設(shè)計(jì)方法把伽馬值設(shè)為1,這是個(gè)很好的起點(diǎn),但還有進(jìn)一步優(yōu)化的空間。 圖1:伽馬等于1時(shí)的波德圖 伽馬能夠有效用于優(yōu)化帶內(nèi)相位噪聲,尤其是因壓控振蕩器 (VCO) 帶來(lái)
- 關(guān)鍵字: PLL 濾波器
dds+pll介紹
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歡迎您創(chuàng)建該詞條,闡述對(duì)dds+pll的理解,并與今后在此搜索dds+pll的朋友們分享。 創(chuàng)建詞條
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