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基于DSP的數(shù)碼相機中的MPEG-4 壓縮

  • 雖然數(shù)碼相機 (DSC) 投入市場僅幾年時間，但已經使消費類電子成像業(yè)發(fā)生了翻天覆地的變化。目前，全球售出的相機中大約有三分之一是數(shù)碼相機，而且其份額還在穩(wěn)步上升。
  • 關鍵字： DSP  數(shù)碼  MPEG-4  壓縮  

用FPGA實現(xiàn)FIR濾波器

  • 你接到要求用FPGA實現(xiàn)FIR濾波器的任務時，也許會想起在學校里所學的FIR基礎知識，但是下一步該做什么呢?哪些參數(shù)是重要的?做這個設計的最佳方法是什么?還有這個設計應該怎樣在FPGA中實現(xiàn)?現(xiàn)在有大量的低成本IP核和工具來幫助你進行設計，因為FIR是用FPGA實現(xiàn)的最普通的功能。
  • 關鍵字： FIR濾波器  DSP  LUT  FPGA  

MAX706S在DSP系統(tǒng)中的應用

  • 對于實際的DSP應用系統(tǒng)特別是產品化的DSP系統(tǒng)而言，可靠性是一個不容忽視的問題。由于DSP系統(tǒng)的時鐘頻率比較高，因此在運行時極有可能發(fā)生干擾和被干擾的現(xiàn)象，嚴重時系統(tǒng)可能會出現(xiàn)死機。為了克服這種情況，除了在軟件上作一些保護措施外，硬件上也必須作相應的處理。硬件上最有效的保護措施就是采用具有監(jiān)視(Watchdog)功能的自動復位電路。各大公司生產了多種微處理器監(jiān)控器，用來監(jiān)測微處理器的運行狀態(tài)，一旦微處理器失控就強行復位微處理器，引導程序重新運行。
  • 關鍵字： MAX706S  DSP  監(jiān)控電路  

動量輪模擬器的設計

  • 在衛(wèi)星姿態(tài)和軌道控制計算機(AOCC)分系統(tǒng)的設計和室內聯(lián)調階段，為方便系統(tǒng)調試，需設計動量輪模擬器，模擬執(zhí)行機構動量輪所決定的衛(wèi)星姿態(tài)和控制效果，代替真實部件進行分系統(tǒng)的開環(huán)和閉環(huán)試驗。
  • 關鍵字： 動量輪  模擬器  DSP  

利用FPGA和多通道光模塊組合長距離傳送高速數(shù)據(jù)

  • 目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進行數(shù)據(jù)傳送，并可通過使用多個并行通道達成超過100Gbps的數(shù)據(jù)傳輸率，不過傳送的距離卻受到限制，一個可以改善傳輸距離的作法是使用光互連來取代銅電纜，Alt
  • 關鍵字： DSP  LGA  FPGA  DDM  

基于CPLD的線陣CCD圖像采集系統(tǒng)

  • 介紹了一種基于CPLD的圖像采集系統(tǒng),詳細論述了線陣CCD的驅動方法、圖像信號的處理與傳輸,并給出了測試結果。此系統(tǒng)很好地完成了高速運動狀態(tài)下的圖像采集工作。
  • 關鍵字： CCD  圖像采集  CPLD  

基于CPLD的線陣CCD數(shù)據(jù)采集系統(tǒng)

  • 本文結合實際應用需要，設計了基于復雜可編程邏輯器件(CPLD)的線陣CCD數(shù)據(jù)采集系統(tǒng)。著重介紹了數(shù)據(jù)采集的特點及該系統(tǒng)軟、硬件設計和最后的性能評價。
  • 關鍵字： 數(shù)據(jù)采集系統(tǒng)  CCD  CPLD  

基于FPGA+DSP的智能車全景視覺系統(tǒng)

  • 為實現(xiàn)智能車全景視覺系統(tǒng)的應用研究平臺，設計了一種基于FPGA+雙DSP的實時6通道數(shù)字圖像采集與處理系統(tǒng)。該系統(tǒng)由兩片F(xiàn)PGA與兩個DSP組成。第一個FPGA進行多通道視覺圖像采集的同步控制、邏輯處理，第二片F(xiàn)PGA輔助DSP進行海量圖像數(shù)據(jù)的高速并行處理。
  • 關鍵字： 全景視覺系統(tǒng)  FPGA+DSP  數(shù)字圖像采集與處理系統(tǒng)  

基于FPGA和多DSP的高速視覺測量系統(tǒng)的研究

  • 針對高速視覺測量系統(tǒng)數(shù)據(jù)處理速度快、數(shù)據(jù)處理量大的特點，將FPGA技術與DSP技術相結合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺測量系統(tǒng)。詳細介紹了FPGA技術與多DSP技術在數(shù)字圖像處理過程中的不同應用、高速視覺測量系統(tǒng)的總體結構以及各部分的工作原理。
  • 關鍵字： 高速視覺測量系統(tǒng)  DSP  FPGA  

基于FPGA的線陣CCD器件驅動器及其系統(tǒng)控制邏輯時序的設計

  • 介紹一種基于FPGA設計線陣CCD器件TCDl208AP復雜驅動電路和整個CCD的電子系統(tǒng)控制邏輯時序的方法，并給出時序仿真波形。工程實踐結果表明，該驅動電路結構簡單、功耗小、成本低、抗干擾能力強，適應工程小型化的要求。
  • 關鍵字： 時序綜合分析  CCD  FPGA  

基于DSP的嵌入式導航計算機系統(tǒng)中CPLD器件軟件更新的實現(xiàn)

  • 針對嵌入式導航計算機系統(tǒng)中CPLD器件軟件更新需求，提出了通過串行方式基于DSP的CPLD軟件更新方案，通過DSP的I／O口模擬CPLD的JTAG時序邏輯，將由串口接收到的CPLD配置信息文件，移入到其內部邏輯中，從而實現(xiàn)軟件更新。分析研究了實現(xiàn)該方案需解決的硬件和軟件中的關鍵問題，設計實現(xiàn)了提出的CPLD器件軟件更新方案，并在實際的導航計算機系統(tǒng)中進行了驗證和應用。
  • 關鍵字： CPLD器件軟件更新  DSP  JTAG  

FPGA與DSP協(xié)同處理系統(tǒng)設計之：典型實例-整數(shù)DCT變換的設計與實現(xiàn)

  • 本節(jié)旨在設計實現(xiàn)了視頻壓縮標準H.264算法中的整數(shù)DCT變換部分，幫助讀者了解并行流水設計技巧在算法優(yōu)化中的作用。
  • 關鍵字： DSP  協(xié)同處理  FPGA  整數(shù)DCT變換  H.264  

FPGA與DSP協(xié)同處理系統(tǒng)設計之：典型實例-FPGA片上硬件乘法器的使用

  • 在FPGA+DSP系統(tǒng)設計系統(tǒng)中，F(xiàn)PGA經常作為DSP的協(xié)處理器來輔助完成一些計算任務。而這些計算工作中最消耗時間的就是乘法運算，因此本實例的主要內容就是幫助讀者學會調用硬件乘法IP核。
  • 關鍵字： DSP  協(xié)同處理  FPGA  硬件乘法器  

FPGA與DSP協(xié)同處理系統(tǒng)設計之：FPGA+DSP協(xié)同平臺的調試技巧和注意事項

  • 作為雙芯片的協(xié)同系統(tǒng)，調試的開始階段需要對每個芯片進行單獨測試。這種情況下就需要避免另外一個芯片對調試產生影響，比較好的辦法就是讓它停止工作。
  • 關鍵字： DSP  協(xié)同處理  FPGA  內部邏輯分析儀  隔離調試  

FPGA與DSP協(xié)同處理系統(tǒng)設計之： FPGA與DSP的通信接口設計

  • 以上的接口中，比較常用的接口是EMIF和HPI。其中總線接口需要協(xié)議支持，開發(fā)難度較大，串行接口開發(fā)簡單，但是速率較慢。VPORT等特殊接口一般是在特定的場合下應用，不具備通用性，而且需要修改DSP驅動，開發(fā)周期較長。
  • 關鍵字： DSP  協(xié)同處理  FPGA  通信接口  EMIF  HPI  BlockRAM  
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