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EEPW首頁 >> 主題列表 >> 時序設(shè)計

5G網(wǎng)絡(luò)的時序設(shè)計和管理同步方式

  • 隨著網(wǎng)絡(luò)從使用基于頻分雙工（FDD）的通信鏈路發(fā)展到使用時分雙工（TDD），不僅出現(xiàn)了頻率方面的需求，同時還產(chǎn)生了對精確相位和時間同步的需求。運營商在TDD網(wǎng)絡(luò)中部署的設(shè)備依賴于GNSS、同步以太網(wǎng)（SyncE）和IEEE-1588精確時間協(xié)議（PTP）的組合，以在整個網(wǎng)絡(luò)中提供準(zhǔn)確的頻率、相位和時間。  第三代合作伙伴計劃（3GPP）第15版中引入了全新的5G RAN架構(gòu)，此架構(gòu)將基帶單元（BBU）和遠(yuǎn)程無線電頭端（RRH）拆分為集中式單元（CU）、分布式單元（DU）和無線電單元（RU）。這種
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基于邏輯組的快速宏布局方法

  • 本文介紹了一種適用于高宏數(shù)、難時序設(shè)計的快速平面布局方法。微捷碼 Talus 可基于邏輯組產(chǎn)生所有宏和標(biāo)準(zhǔn)單元的快速布局。我們可通過利用這種布局信息來突出并劃分適合的“宏組”，對于高宏數(shù)設(shè)計來說，這種方法要較一般的分組方法更快速更合理。對于時序關(guān)鍵設(shè)計，我們可使用積極的“宏布局”方法來顯示關(guān)鍵邏輯組，然后再通過增量（incremental）的“宏布局”來調(diào)整布局形狀（無宏或其它邏輯組阻塞的前提下將關(guān)鍵邏輯聚集在一起）；這種方法可為我們常規(guī)設(shè)計帶好更好時序（包括 WNS/TNS）和更好布線結(jié)果（總線長）。
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基于FPGA的帶Cache的嵌入式CPU的設(shè)計與實現(xiàn)

  • MIPS(Microprocessor without Interlocked Pipeline STages)是一種典型的RISC(Reduced InstructiON Set Computer)微處理器,在嵌入式系統(tǒng)領(lǐng)域中得到廣泛的應(yīng)用。MIPS32TM指令集開放，指令格式規(guī)整，易于流水線設(shè)計，大量使用寄存器操作。與CISC(Complex Instruction Set Computer)微處理器相比，RISC具有設(shè)計更簡單、設(shè)計周期更短等優(yōu)點，并可以應(yīng)用更多先進(jìn)的技術(shù)，開發(fā)更快的下一代處理器。
  • 關(guān)鍵字： 流水線CPU  時序設(shè)計  FPGA  

正確的同步降壓FET時序設(shè)計

  • 由于工程師們都在竭盡所能地獲得其電源的最高效率，時序優(yōu)化正變得越來越重要。在開關(guān)期間，存在兩個過渡階...
  • 關(guān)鍵字： 同步降壓  FET  時序設(shè)計  

FPGA基礎(chǔ)之時序設(shè)計

  • FPGA設(shè)計一個很重要的設(shè)計是時序設(shè)計，而時序設(shè)計的實質(zhì)就是滿足每一個觸發(fā)器的建立(Setup)/保持(Hold)時間的要求。建立時間(Setup Time)：是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間
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邏輯組高宏數(shù)、難時序設(shè)計平面布局方法

  • 我們一起學(xué)習(xí)適用于高宏數(shù)、難時序設(shè)計的快速平面布局方法。微捷碼Talus可基于邏輯組產(chǎn)生所有宏和標(biāo)準(zhǔn)單元的快速布局。我們可通過利用這種布局信息來突出并劃分適合的“宏組”，對于高宏數(shù)設(shè)計來說，這種方
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四種常用FPGA/CPLD設(shè)計思想與技巧

四種常用FPGA/CPLD設(shè)計思想與技巧之串并轉(zhuǎn)換

共8條 1/1 1

時序設(shè)計介紹

您好，目前還沒有人創(chuàng)建詞條時序設(shè)計!
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