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夏雨聞
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零基礎(chǔ)學(xué)FPGA（六）今天講習(xí)題
- 習(xí)題呢，來(lái)自夏雨聞老師的那本教材，就挑幾個(gè)感覺(jué)自己做著有點(diǎn)難度的寫(xiě)寫(xiě)吧 ? 這個(gè)題呢剛開(kāi)始我是沒(méi)看明白，記得書(shū)上只講了我們習(xí)慣上的用法，這種用法我是沒(méi)見(jiàn)過(guò)，問(wèn)了下別人才知道，Verilog中一般是左高右低。第一個(gè)沒(méi)問(wèn)題，第二個(gè)，input [0:2] IP,習(xí)慣上我們這樣寫(xiě) input [2:0] IP，這里兩個(gè)是等價(jià)的，即表示第0 .1 .2 三位。第三個(gè)，wire [16:23] A,也是，左高右低，表示第16.17.....22. 23位，左高右低就這樣記就好了。
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夏雨聞介紹
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