FPGA實現(xiàn)

　　在本設(shè)計中應(yīng)該綜合考慮各方面因素，選擇一種最佳模塊結(jié)構(gòu)和模塊規(guī)模。本設(shè)計中的結(jié)構(gòu)化層次是由一個頂層模塊和若干個子模塊組成，每個子模塊根據(jù)需要再包含自己的子模塊，以此類推，共5層，如圖2所示。

　　本設(shè)計中，整個通道失配校準模塊共需要90個乘法器。這些乘法器如果采用FPGA的邏輯資源直接構(gòu)建，不僅難以保證理想的運算速度，而且硬件開銷非常巨大。而FPGA芯片內(nèi)部已經(jīng)集成了18×18位的硬件乘法器模塊，其速度快，實現(xiàn)簡單，能有效節(jié)省FPGA的邏輯資源。由于系統(tǒng)設(shè)計時選用的FPGA芯片型號為Xilinx公司的xc2v8000ff1152-5，它集成了幾百個硬件乘法器，因此可以全部使用硬件乘法器來完成相應(yīng)的乘法運算。

　　采用VHDL語言編寫實現(xiàn)程序，開發(fā)環(huán)境為ISE 8.2i，綜合工具為Synplify Pro v8.1，仿真工具為ModelSim SE 6.3f。圖3所示的是程序經(jīng)Synplify Pro v8.1綜合后得到的LMS自適應(yīng)校正濾波器頂層模塊RTL視圖。RTL視圖即寄存器傳輸級視圖，該圖高度抽象為模塊化結(jié)構(gòu)，它是在對源代碼編譯后再現(xiàn)設(shè)計的寄存器傳輸級原理圖。

　　所有算法模塊均在全局使能信號clk_en不同狀態(tài)的控制下進行工作，從而使算法運行達到8M周期，直至找到最佳權(quán)值，最終完成多通道校準的任務(wù)，實現(xiàn)多個通道的幅相一致性。