CPLD電路設計

　　CPLD主要負責以高速率(150MHz)從SRAM中取數(shù)到DAC,其核心電路是一個13位的計數(shù)器。波形數(shù)據(jù)文件的大小為8Kbytes。如果要擴大波形文件的大小,可以根據(jù)需要增加CPLD的地址計數(shù)器容量。在CPLD內(nèi)部構造的DAC控制電路如圖2所示,下面對其控制流程進行分析。

　　PA[15:0]接AT90S8515的2個8位并行口;D[15:0]接SRAM的數(shù)據(jù)線D0-D15;AD[12:0]接SRAM的地址線A0-A12;DB[15:0]接DAC的D0-D11(D12-D15不用);CLK_SEL選擇計數(shù)器的時鐘輸入方式;CLK_AVR接MCU的一個I/O端,通過軟件編程在CLK_AVR輸出脈沖信號作為計數(shù)器的時鐘;CLK_CPLD接150MHz時鐘信號;/WR和 /WE接MCU的I/O端。

　　當PC機下載數(shù)據(jù)時,其控制流程如下：

　　①CLK_SEL=0,選擇軟件時鐘

　?、趶臀坏刂酚嫈?shù)器

　　③MCU送數(shù)據(jù)到PA[15：0]

　?、?WR從0變到1,打開從MCU到SRAM的數(shù)據(jù)緩沖器將數(shù)據(jù)寫入SRAM

　?、萁oCLK_AVR一個脈沖,讓計數(shù)器增1從而指向SRAM的下一個接收地址單元。

　　當數(shù)據(jù)下載完成后, 啟動CPLD從SRAM取數(shù)據(jù)到DAC,其控制流程如下：

　?、賅E=1,打開從SRAM到DAC的緩沖器。

　?、贑LK_SEL=1,計數(shù)器的輸入時鐘選擇150MHz的外部時鐘,

　?、蹚臀坏刂酚嫈?shù)器,外部高速時鐘的驅動下地址計數(shù)器開始計數(shù),從SRAM中取出數(shù)據(jù)送到DAC進行數(shù)據(jù)轉換。

　　CPLD的編程在Quartus II 5.0環(huán)境下進行,Quartus的設計輸入支持AHDL、VHDL、Verilog HDL等硬件描述語言的程序輸入和圖形輸入,這里采用圖形輸入的方式。完成設計輸入后,依次進行編譯、功能仿真、時序仿真。圖3是CPLD取數(shù)據(jù)到DAC進行轉換的時序仿真結果。圖中CPLD的工作頻率為125MHz,實際工作中最高工作在200MHz,從圖中可以看出,每來一個時鐘,CPLD從SRAM中取出一個數(shù)據(jù)送DAC進行A/D轉換。最后將結果下載到CPLD內(nèi)部運行。

　　軟件設計

　　AWG的軟件采用CodeVision AVR C編寫,AT90S8515支持ISP,程序編譯后經(jīng)JTAG口下載到AT90S8515中。為配合該裝置的使用,我們在VB開發(fā)環(huán)境下設計了上位機軟件,其運行界面如圖4所示,在該軟件中選擇要產(chǎn)生的波形,然后下載到AWG。

　　AWG和PC機采用RS-232串口通信, 上電運行后等待PC傳送波形,接收完波形數(shù)據(jù)后,啟動CPLD從SRAM中取出數(shù)據(jù)送DAC進行D/A轉換,經(jīng)低通濾波器形成輸出波形。

　　結語

　　AWG和PC機通過RS-232串口連接后,運行PC機軟件,在PC機上選擇要生成的波形,生成波形數(shù)據(jù)下載到AWG,可以選擇線性調(diào)制技術的絕對相移鍵控(BPSK)、相對相移鍵控(DPSK)、四相相移鍵控(QPSK)、交錯正交相移鍵控(OQPSK)、p/4偏移差分相移鍵控(p/4-DQPSK),恒包絡調(diào)制的二進制頻移鍵控(FSK)、最小頻移鍵控(MSK)、高斯濾波最小頻移鍵控(GMSK),混合線性和恒包絡調(diào)制技術的M相相移鍵控(MPSK)、多進制正交幅度調(diào)制(QAM)、多進制頻移鍵控(MFSK)等波形,下載到AWG生成所要的波形。圖5是DAC工作在125MHz下合成的2FSK波形?！?/p>