Cadence公司將于7月14日到8月2日在亞太舉辦今年“技術(shù)之旅（ToT）”系列活動。該活動前身是“亞太技術(shù)巡展（ACTS）”。創(chuàng)辦于2002年的該系列活動，規(guī)模巨大，每年舉辦一屆，在過去的三年中，它已經(jīng)成功地吸引了5,300多位專業(yè)設(shè)計人士參加。
本屆“技術(shù)之旅”的宗旨是向客戶展示Cadence最新技術(shù)和成果，幫助業(yè)內(nèi)人士提升設(shè)計能力、促進生產(chǎn)效率、提高產(chǎn)量并縮短產(chǎn)品投放市場的周期。與會人士能借此機會深入了解Cadence公司的最新設(shè)計方法和流程，并與世界頂尖EDA公司資深工程師和業(yè)內(nèi)人士進行深入的、面對面的交流。
本屆“技術(shù)之旅”亞太站的系列活動將于7月14日在漢城開始；相繼在7月18日在新加坡、7月20日在檳城、7月27日在上海、7月29日在北京，8月2日在深圳和新竹舉行。
在本屆“技術(shù)之旅”中，Cadence公司將會展示公司四大平臺技術(shù)的最新研究成果，其中包括Virtuoso定制設(shè)計平臺，Incisive功能驗證平臺，Encounter數(shù)字IC設(shè)計平臺以及Allegro系統(tǒng)互連設(shè)計平臺。
將在“技術(shù)之旅”中展示的重要內(nèi)容包括：
 集成的功能驗證環(huán)境，其中包括基于斷言的驗證和綜合性的SystemVerilog， SystemC以及e基準測試支持等
 帶有加速和仿真功能的系統(tǒng)建模，能夠縮短軟件投入運行的周期
 集成的數(shù)字設(shè)計流程，用于低功耗設(shè)計和高性能SI-closure
 功能強大的前端數(shù)字設(shè)計流程，能夠在更短的時間內(nèi)設(shè)計出面積更小、速度更快、功耗更低，性能更高的芯片電路
 新的射頻IC、系統(tǒng)IC、無線設(shè)計以及A/MS(模擬/混合信號)設(shè)計流程，能夠更好地處理寄生(parasitics)效應(yīng)，并加速多域驗證的過程
 在硅封裝電路板上進行系統(tǒng)級互連優(yōu)化，能夠縮小IP電路的面積，并且降低封裝成本，減少重新修改掩碼的操作以及在投入產(chǎn)品設(shè)計領(lǐng)域所耗費的精力
 基于小組的印制電路板設(shè)計技術(shù)，能夠協(xié)調(diào)處理多種風(fēng)格的設(shè)計輸入樣本，及對印制電路板的設(shè)計進行劃分，從而縮短設(shè)計周期。此外還有模擬數(shù)千兆赫串行連接的技術(shù)，其最快處理速度可比SPICE高出1000倍
“技術(shù)之旅”為客戶提供了了解Cadence最新技術(shù)和方案的平臺，此外，Cadence的專家還會與客戶進行現(xiàn)場溝通。最重要的是，“技術(shù)之旅”為Cadence公司及其合作伙伴和客戶提供了一個構(gòu)筑合作關(guān)系網(wǎng)絡(luò)的機會。欲了解本屆巡回研討會相關(guān)的更多信息，請參見http://www.cadence.com.cn/。