這里的所有維度同樣以mil為單位，B為兩個(gè)層的間距。在這種對(duì)稱幾何圖形中，需要注意的是，B同樣等于2H + T。參考文獻(xiàn)2指出，參考文獻(xiàn)1中的這個(gè)等式的精度通常在6%左右。

　　適用于­εr= 4.0的對(duì)稱帶狀線的另一條便利準(zhǔn)則是，使B成為W的倍數(shù)，范圍為2至2.2。結(jié)果將得到約50Ω的帶狀線阻抗。當(dāng)然，這條法則是以另一近似法為基礎(chǔ)的，忽略了T。盡管如此，該法則對(duì)于粗略估算還是很有用的。

　　對(duì)稱帶狀線同樣有一個(gè)特性電容，其計(jì)算單位為pF/in，如等式8所示。

　　對(duì)稱帶狀線的傳播延遲如等式9所示。

　　或者以ps為單位：

　　當(dāng)PCB介電常數(shù)為4.0時(shí)，可以發(fā)現(xiàn)，對(duì)稱帶狀線的延遲常數(shù)幾乎正好為2 ns/ft­，合170 ps/in。

　　走線嵌入法的利弊

　　根據(jù)上述討論，在設(shè)計(jì)阻抗既定的PCB走線時(shí)，既可以置于一個(gè)表層之上，也可嵌入兩層之間。當(dāng)然，在這些阻抗因素之外，還有許多其他考慮因素。

　　嵌入式信號(hào)確實(shí)存在一個(gè)明顯的大問(wèn)題——隱藏電路走線的調(diào)試非常困難，甚至無(wú)法做到。圖4總結(jié)了嵌入式信號(hào)走線的利弊。

　　圖4：多層PCB設(shè)計(jì)中嵌入與不嵌入信號(hào)走線的利弊

　　設(shè)計(jì)多層PCB時(shí)也可能不使用嵌入式走線，如最左邊的橫截面視圖所示?？梢詫⑦@種嵌入式設(shè)計(jì)看作一種雙重雙層PCB設(shè)計(jì)(共有四層銅)。頂部的走線與電源層 構(gòu)成微帶，底部的走線則與接地層構(gòu)成微帶。在本例中，兩個(gè)外層的信號(hào)走線可以方便地供測(cè)量和故障排查使用。但這種設(shè)計(jì)并未利用各層的屏蔽作用。

　　這種非嵌入式設(shè)計(jì)的輻射量較大，更容易受到外部信號(hào)的影響，而右側(cè)的嵌入式設(shè)計(jì)采用了嵌入法，則很好地利用了各層的優(yōu)勢(shì)。就如諸多其他工程設(shè)計(jì)一樣，PCB設(shè)計(jì)中到底采用嵌入法還是非嵌入法是折衷的結(jié)果。這里的折衷則體現(xiàn)在減少輻射與方便測(cè)試之間。