導引頭信號處理的一個特點是，FPGA要傳輸給DSP的數據比較多，需要傳遞幅度信息，和差支路數據等十幾組數據．每組數據長度在512~2K，而且讀取速度要求也比較高，一般要求百兆以上的讀取頻率。經過工程實踐表明，采用通過EDMA通道同步讀取FIFO的方式實現通信是非常有效的方法。但是接口處的FIFO比較多，而且讀取速度有比較高，這勢必導致FPGA內部對接口處資源的競爭，甚至會導致時序的不滿足。在實際工程調試中表現在DSP接收到的數據亂序，周期循環(huán)甚至亂碼。

　　要解決好FPGA和DSP的數據交互問題，要注意以下兩個方面。

　　3．2．1 三態(tài)門的設計

　　在本設計中，DSP和FPGA的互連采用了總線連接的方式，數據交互是通過一個32位的雙向數據總線來完成的，而要實現雙向總線，就需要使用FPGA構造三態(tài)總線了，使用三態(tài)緩沖器實現高、低電平和高阻三個狀態(tài)。

　　圖5雙向數據總線的三態(tài)門設計

　　本設計當中，FPGA給DSP發(fā)中斷信號，DSP在中斷信號到來時，根據系統要求，將不同的控制字寫入數據總線，然后通過數據總線從FPGA中不同的FIFO中讀取數據，這一切都通過DSP在地址線上給出不同的地址來完成。為了合理分配總線的使用，設計當中使用這樣的策略：利用片選信號aace3，地址aaea[9：0]作為三態(tài)緩沖器的控制信號，由于DSP對FPGA的讀寫地址都不同，當片選信號aace3有效時，FPGA根據地址來確定湊寫方式以及讀寫那些信息，否則置為高阻態(tài)，這樣就避免了可能產生的的總線阻塞現象，使DSP和FPGA之間的數據交互能夠順利進行，示意圖如圖5所示。

　　3．2．2 加有效的時序約束

　　由于接口FIFO比較多，為了合理分配FPGA內部接口處的資源，滿足系統的時序要求，需要加必要的時序約束。因為本設計采用Xilinx公司芯片，所以需要加偏移約束2。

　　偏置約束可以優(yōu)化以下時延路徑：從輸入管腳到同步元件偏置輸入；從同步元件到輸出管腳偏置輸出。為了確保芯片數據采樣可靠和下級芯片之間正確交換數據，需要約束外部時鐘和數據輸入輸出引腳問的時序關系。偏置約束的內容告訴綜合器，布線器輸入數據到達的時刻或者輸出數據穩(wěn)定的時刻，從而保證與下一級電路的時序關系。更多關于約束的內容請參閱文獻。

4 結束語

　　FPGA+DSP是同前導引頭信號處理器中運用的最廣泛的系統組成形式，對速度以及靈活性的要求都能夠很好的滿足，文中所涉及到的跨時鐘域設計以及數據接口方面的問題是這樣的系統中FPGA設計存在的關鍵技術，文中提出了詳實的解決方法，而且工程應用已經證明了其有效性。

　　本文作者創(chuàng)新點：依據工程實踐經驗，總結了在FPGA+DSP結構的雷達導引頭信號處理中FPGA的關鍵問題，并提出了詳細的解決方案，并得到了工程驗證。