2.1 DVI輸入輸出

　　DVI輸入輸出控制，一方面根據同步信號采集視頻數(shù)據；另一方面要根據輸入信號生成輸出信號，包括行同步(HSYNC)、場同步(VSYNC)、數(shù)據有效信號(DE)等。以輸入視頻信號1 280×1 024@60Hz為例，根據VESA(Video Electronics Standards Association)標準，此時像素時鐘fp=108 MHz，每一行信號期間，當DE信號為高電平時，數(shù)據有效。于是可以在檢測到DE信號的上升沿后開始采集數(shù)據，而在DE轉為低電平后停止數(shù)據的采集。采集的數(shù)據寫入SRAM，SRAM地址由同步信號解碼產生。

　　為了精確生成輸出DVI的同步信號，需要在采集DVI輸入數(shù)據的同時統(tǒng)計輸入信號各個特征脈沖維持的時鐘數(shù)。圖4所示為以行為單位統(tǒng)計場同步信號的參數(shù)。輸出端在根據統(tǒng)計參數(shù)生成DVI同步信號的同時，當輸出信號的DE為高電平時，從輸出SRAM讀取相應的數(shù)據送到數(shù)據總線。

　　2.2 數(shù)據緩沖

　　數(shù)據緩沖是整個設計的關鍵。數(shù)據的存儲緩沖是信號處理中通常會遇到的問題。視頻信號的緩沖，由于其數(shù)據量大，使得對存儲器的容量和速度都提出了比較高的要求。當系統(tǒng)工作在1 600×1 200@60 Hz的最大分辨率時，存儲一幀數(shù)據所需的容量是d0=1 600×1 200×3 B=5.49 MB，此時的數(shù)據率為d=d0×60=329.59 MB/s，這要求存儲器具有大容量和足夠快的速度。常用的數(shù)據緩沖方法有FIFO、雙端口RAM和乒乓操作3種。

　　FIFO的使用非常簡單，缺點是只能順序讀寫，并且容量較小。雙端口RAM可以做隨機存取，且速度很快，然而SRAM的價格昂貴，容量通常在幾百Kbit到幾Mbit大小，所以也不適合做大容量的存儲。而SDRAM有容量大且速度較快的優(yōu)點，所以采用SDRAM的乒乓操作既可以滿足視頻數(shù)據大容量的要求，又能滿足速度上的要求，是一種較好的方案。

　　綜合以上方案，同時根據輸入輸出數(shù)據時序上的相似性特點，本文提出了一種時分復用單片SDRAM的方案。該方案用一組SDRAM實現(xiàn)類似“乒乓操作”的幀緩沖效果。

　　整個存儲緩沖的結構如圖5所示。輸入輸出均采用兩級緩存的方式。其中第一級緩存可以存儲一行數(shù)據，采用FPGA片內雙端口SRAM實現(xiàn)；二級緩存是可以存放完整兩幀數(shù)據的DDR SDRAM，作為主存儲器。