ModelSim是工業(yè)界最優(yōu)秀的語言仿真器，它提供最友好的調試環(huán)境，是作FPGA、ASIC設計的RTL級和門級電路仿真的首選。它支持PC和UNIX、LINUX平臺，是單一內核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術、Tcl/Tk技術、和單一內核仿真，編譯仿真速度業(yè)界最快，編譯的代碼與平臺無關，便于保護IP核，具有個性化的圖形界面和用戶接口，為用戶加快調試提供強有力的手段。全面支持VHDL和Verilog語言的IEEE 標準，以及IEEE VITAL 1076.4-95 標準，支持C語言功能調用, C的模型，基于SWIFT的SmartModel邏輯模型和硬件模型。

　　ModelSim支持RTL仿真，門級仿真，時序仿真：

　　主要特點：

　　*采用直接編譯結構，編譯仿真速度最快;

　　*單一內核無縫地進行VHDL和Verilog混合仿真;

　　*與機器和版本無關，便于數(shù)據(jù)移植和庫維護;

　　*與機器無關的編譯代碼編于保護和利用IP;

　　*簡單易用和豐富的圖形用戶界面，快速全面調試;

　　*Tcl/Tk用戶可定制仿真器;

　　*完全支持VHDL/Verilog國際標準,完全支持Verilog 2001;

　　*支持眾多的ASIC和FPGA廠家?guī)?

　　*集成的Performance Analyzer幫助分析性能瓶頸，加速仿真;

　　*靈活的執(zhí)行模式，Debug模式可以進行高效的調試，效率模式大幅度提高仿真速度。

　　*加強的代碼覆蓋率功能Code Coverage，能報告出Statement 、Branch、Condition、

　　* Expression、Toggle、Fsm等多種覆蓋率情況，進一步提高了測試的完整性;

　　*同一波形窗口可以顯示多組波形，并且能進行多種模式的波形比較(Wave Compare);

　　*先進的Signal Spy功能，可以方便地訪問VHDL 或者 VHDL 和Verilog 混合設計中的下層