基于FPGA的通用位同步器設(shè)計(jì)方案(一)
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從圖4可以看到，該結(jié)構(gòu)由1個(gè)移位器、5個(gè)觸發(fā)器、 8個(gè)相加器、2個(gè)乘法器組成，比直接型FIR節(jié)省10個(gè)乘法器、4個(gè)相加器的資源。其中，除以2的運(yùn)算采用數(shù)據(jù)移位實(shí)現(xiàn)，避免使用除法器。輸入的8位數(shù)據(jù) x，計(jì)算后得到10位的內(nèi)插值y 輸出。由于內(nèi)部所有寄存器經(jīng)計(jì)算后，均采用最小位數(shù)，有效地減少了Logic Elements資源的占用。
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