3、Lock Time之后，MPLL輸出正常，CPU工作在新的FCLK下。

現(xiàn)在對FCLK進行總結(jié)一下，F(xiàn)CLK，在CPU上電后，晶振開始正常工作，此時FCLK=晶振頻率，注意此時不存在MPLL，經(jīng)過PLL電路后，得到MPLL，UPLL。此時FCLK=MPLL。

總的來說分頻比為FCLK：HCLK：PCLK=1:4:8，這個分配標準是由誰定的呢，就是我們的CLKDIVN寄存器，看下datasheet中的介紹大家就清楚了:

S3C2440使用了三個倍頻因子MDIV、PDIV和SDIV來設置倍頻，通過寄存器MPLLCON&UPLLCON可設置倍頻因子。

MPLLCON的輸入輸出頻率間的關系為

FCLK=MPLL=(2*m*Fin)/(p*2^s) ，其中m=(MDIV+8), p=(PDIV+2), s=SDIV。

UPLLCON的輸入輸出頻率間的關系為

UCLK=UPLL=(m * Fin) / (p * 2^s) ，其中m=(MDIV+8), p=(PDIV+2), s=SDIV。

手工計算相對復雜些，我們可以根據(jù)欲得到的主頻FCLK大小，直接通過查表來獲知各倍頻因子的設置參數(shù)。

對于12MHz的晶振，要想經(jīng)過PLL電路得到405MHz，查表得應該設置MDIV、PDIV、SDIV分別為0x7f、2、1。

那在哪里設置MDIV、PDIV和SDIV這3個值呢，還是datasheet：

從上圖可以看出，我們只需要設置MPLLCON寄存器就可以確定FCLK了，再通過CLKDIVN寄存器我們就可以設置FCLK、HCLK、PCLK三者之間的比例了。

關于時鐘設置的還有一個寄存器，就是LOCKTIME，在上面的時序圖中可以看到它的身影，datasheet中介紹：

前面說過，MPLL啟動后需要等待一段時間(Lock Time)，使得其輸出穩(wěn)定。位[31:16]用于UPLL，位[15:0]用于MPLL。使用確省值0x00ffffff即可。