在FPGA中實(shí)現(xiàn)半帶濾波器與CIC濾波器，RAM資源消耗為零，且乘法器、查找表與寄存器消耗較少，具體資源分布情況如表2所示。

　　高速串行接口設(shè)計(jì)

　　LTE基帶信號(hào)數(shù)據(jù)吞吐量較大。本設(shè)計(jì)根據(jù)串行RapidIO協(xié)議在FPGA中，分別例化一個(gè)4X的SRIO(Serial-RapidIO)核用于基帶板和數(shù)字中頻板之間連接，同時(shí)例化1個(gè)1X的SRIO核用于數(shù)字中頻板內(nèi)部FPGA與DSP連接。

　　測(cè)試?yán)δ苣K設(shè)計(jì)

　　TS 36.521-1測(cè)量規(guī)范定義了LTE終端的發(fā)射機(jī)測(cè)試、接收機(jī)測(cè)試和性能測(cè)試的過(guò)程和測(cè)量方法。其中，終端發(fā)射機(jī)測(cè)試內(nèi)容包括：(1)開環(huán)功率測(cè)量(OLP);(2)閉環(huán)功率控制(TPC步進(jìn)量：1/2/3dB);(3)最大/小輸出功率測(cè)試(APC);(4)關(guān)斷功率測(cè)試(PVT);(5)發(fā)射/關(guān)斷時(shí)間模板(ECTM);(6)頻率誤差(FE);(7)誤差矢量幅度(EVM);(8)鄰道泄漏抑制比(ACLR);(9)占用帶寬(OBW);(10)頻譜發(fā)射模板(SEM)。

　　以上測(cè)試內(nèi)容中，第1、2、3、4測(cè)試項(xiàng)由FPGA獨(dú)立完成;第5、6、7、8、9、10測(cè)試項(xiàng)FPGA作為預(yù)處理器，再由DSP處理后續(xù)復(fù)雜算法。

　　本設(shè)計(jì)測(cè)試?yán)δ芊桨阜謺r(shí)域、頻域處理兩部分，時(shí)域、頻域處理流程如圖10、11所示。

　　插值、成型濾波與符號(hào)同步子模塊設(shè)計(jì)

　　該模塊插值選用CIC插值器，差值倍數(shù)為8倍。成型濾波選取“平方根升余弦”FIR，符號(hào)同步采用“平均功率最大值”算法。平方根升余弦滾降因子選0.22，F(xiàn)IR階數(shù)為96階，頻響曲線如圖12所示。

　　FPGA中符號(hào)同步算法流程圖如圖13所示。

　　RMS子模塊設(shè)計(jì)

　　閉環(huán)功率控制測(cè)試、最大/小功率測(cè)試、關(guān)斷功率(PVT)測(cè)試和開環(huán)功率測(cè)試等模塊的檢波方式為“方均根”檢波(Root Mean Square)，RMS定義如下：

　　xi表示某一時(shí)刻數(shù)據(jù)，N表示任一個(gè)連續(xù)取值的個(gè)數(shù)。由公式(15)可知，離散/數(shù)字信號(hào)的方均根(RMS)定義本身包含著“積分”概念，積分后的信號(hào)曲線有“平滑”的效果。該子模塊FPGA設(shè)計(jì)如圖14所示。

　　在FPGA中方均根檢波后，功率信號(hào)為I2+Q2，以此信號(hào)為基準(zhǔn)，設(shè)計(jì)邏輯電路捕獲脈沖信號(hào)并保存至雙口RAM中，上位機(jī)主控軟件從RAM中獲取數(shù)據(jù)進(jìn)行對(duì)數(shù)(logarithm)處理并顯示。