目的地址不是本設(shè)備的數(shù)據(jù)幀將被拋棄，流程圖如圖3所示。

3 實驗結(jié)果和分析
首先，在FPGA中實現(xiàn)一對HDLC數(shù)據(jù)收發(fā)電路，并在對收發(fā)電路進行仿真和相關(guān)測試。通過在Matlab開發(fā)環(huán)境下，生成相關(guān)的數(shù)據(jù)文件作為HDLC的數(shù)據(jù)源，在ModelSim SE 6．1的測試文件中直接調(diào)用，最后對比仿真結(jié)果和Matlab生成的數(shù)據(jù)源，可以得到滿意的結(jié)果。仿真的測試代碼覆蓋率為100％，仿真結(jié)果和數(shù)據(jù)源完全吻合，可以認定電路的正確性及良好的可靠性。圖4，圖5分別為HDLC數(shù)據(jù)收發(fā)模塊在ModelSim SE 6．1中的仿真圖。

為合理利用FPGA內(nèi)部的邏輯資源，對設(shè)計進行一系列布局布線約束：(1)由前期的論證可知，設(shè)計的矛盾主要集中在資源的消耗上，所有模塊的優(yōu)化目標定位為“Area”，除FIFO外，其他模塊規(guī)劃在一起；(2)將FIFO劃分為獨立的模塊；(3)全局時鐘綁定在Global資源上，并／串、串／并模塊中的衍生時鐘，根據(jù)和全局時鐘的關(guān)系，設(shè)定為多周期路徑。
實際數(shù)據(jù)收發(fā)的穩(wěn)定性和可靠性，也跟單板、溫度等有關(guān)系。仿真完成后，在單板上進行飛線，對特定的收發(fā)電路進行電氣連接，進行回環(huán)測試法，即發(fā)送端輸出的數(shù)據(jù)由其接收端接收回來進行測試。在常溫下，經(jīng)過30小時的長時間運行測試后，接收和發(fā)送的數(shù)據(jù)做了對比，沒有發(fā)現(xiàn)丟數(shù)據(jù)包和錯數(shù)據(jù)包的情況。由測試結(jié)果可知，該HDLC收發(fā)電路的具有穩(wěn)定性和可靠性。高低溫實驗由于條件所限未進行，單板的溫度特性可由器件的溫度特性大概推知，這里不做討論。

4 結(jié)束語
針對某遙控遙測平臺的要求，文中提出了一種基于FPGA的多通道HDLC收發(fā)電路設(shè)計方案，并利用Altera公司的P2C70F672C8芯片來實現(xiàn)。目前，實現(xiàn)該電路的單板已經(jīng)完成調(diào)試，并成功地應(yīng)用于整機試驗。實踐表明，該電路實現(xiàn)簡單、可靠性高、使用靈活等優(yōu)點，具有一定的推廣價值。