FPGA與ADSP TS201的總線接口設(shè)計
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2．3 32位數(shù)據(jù)總線，64位寄存器
前面提到，突發(fā)流水協(xié)議與普通流水協(xié)議數(shù)據(jù)傳輸機制是一樣的，只是多了一個指示信號BRST，當(dāng)寫操作時，FPGA如果在前一時鐘沿采到地址、WRx、BRST信號有效，在下一時鐘沿就鎖存數(shù)據(jù)到寄存器低位，而如果在前一時鐘沿采到地址、WRL有效，而BRST信號無效，在下一時鐘沿就鎖存數(shù)據(jù)到寄存器高位。同樣，當(dāng)讀操作時，FPGA如果采到地址、RD、BRST信號有效，就將寄存器低位驅(qū)動到數(shù)據(jù)總線上，而如果采到地址、RD有效，BRST而信號無效，就將寄存器高位驅(qū)動到數(shù)據(jù)總線上，具體在哪個時鐘沿驅(qū)動，由流水深度決定。本文引用地址：http://m.ptau.cn/article/191872.htm
3 DSP設(shè)置
ADSP TS201與FPGA通信時，DSP是否采用流水協(xié)議，數(shù)據(jù)總線位寬，以及流水深度都可以通過系統(tǒng)配置寄存器SYSCON進行設(shè)置，SYSCON詳細(xì)設(shè)置見文獻[3]，以32位數(shù)據(jù)總線訪問64位寄存器為例，一級流水，SYSCON設(shè)置為
4 結(jié)束語
文中實現(xiàn)了DSP通過外部總線接口訪問FPGA內(nèi)部寄存器，但是如果需要傳輸?shù)臄?shù)據(jù)量很大，或者DSP與FPGA的時鐘不同步，就不能用寄存器來實現(xiàn)，需要借助于雙口RAM或者FIFO，讀者可以在本文的基礎(chǔ)上加以改進。
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