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用中檔FPGA實現(xiàn)高速DDR3存儲器控制器

作者: 時間:2010-01-22 來源:網(wǎng)絡 收藏

對于讀接口,當件驅(qū)動DQS為低電平時,DQS轉(zhuǎn)換檢測塊檢測DQS的過渡情況,并生成讀時鐘來傳輸數(shù)據(jù)至

萊迪思的IPexpress工具可用于生成上面闡述的接口塊。通過提供與高速存儲器接口所需的合適塊,這些在LatticeECP3中預制的塊使設計人員減少了設計的復雜性。

DDR3存儲器

萊迪思提供一個全功能的DDR3存儲器IP核,接口至符合行業(yè)標準的DDR3元件和DIMM。萊迪思的DDR3存儲器的框圖如圖4所示。萊迪思的存儲器控制器連接到LatticeECP3 的DDR3存儲器接口模塊(IO模塊)和時鐘電路,針對接口至DDR3存儲器元件和DIMM,為客戶提供現(xiàn)成的解決方案。這個控制器實現(xiàn)了一些功能,以改善整個吞吐量。例如,實現(xiàn)命令流水線,以改善整體吞吐量。該IP使用有效的分組(bank)管理技術(shù)來并行管理多個分組。這可以使訪問延遲最小,有利于提高存儲器的帶寬。

使用萊迪思的IPexpress工具,可以生成LatticeECP3 的DDR3存儲器控制器?;贕UI的工具使設計人員能夠指定存儲器控制器的參數(shù)(時鐘頻率、數(shù)據(jù)總線寬度、配置等)以生成DDR3存儲器控制器IP核。設計人員可以通過圖形用戶界面定制參數(shù)。例如,圖形用戶界面允許用戶定制存儲器的時序參數(shù),并用新的時序值重新生成存儲器控制器。除了DDR3存儲器控制器IP核之外,還提供仿真模型和測試平臺,這樣設計人員可以在將它按裝到電路板上之前,對設計進行測試。

圖4 萊迪思DDR3存儲器控制器框圖
圖4 萊迪思DDR3存儲器控制器框圖

LatticeECP3 DDR3存儲器控制器已經(jīng)用DDR3存儲器元件和DIMM做了充分的驗證。萊迪思還提供了多種硬件評估板,客戶可用于檢查LatticeECP3 DDR3存儲器控制器的操作,接口至任何DIMM的 DDR3元件。LatticeECP3系列是業(yè)界唯一支持DDR3存儲器接口的中檔,從而針對下一代的系統(tǒng)設計,為設計人員提供了低成本,低功耗的解決方案。

結(jié)論

系統(tǒng)帶寬的需求繼續(xù)以指數(shù)形式增長。由于DDR3 SDRAM的價格下降了,DDR3 SDRAM芯片將更廣泛地用于網(wǎng)絡應用。這些增加系統(tǒng)帶寬的要求正在推動著存儲器的接口速度增加,同時繼續(xù)使成本降低。用中檔的促進穩(wěn)定的高速存儲器接口設計是LatticeECP3系列FPGA的主要目標。針對下一代存儲器控制器的需要,ECP3的專用、靈活的DDR功能意味著現(xiàn)在設計人員有了一個節(jié)約成本的解決方案。LatticeECP3 DDR3基元與萊迪思的DDR3存儲器控制器IP核的結(jié)合大大降低了DDR3存儲器接口的復雜性,針對用DDR3實現(xiàn)下一代系統(tǒng)設計,促進更快地將產(chǎn)品推向市場。


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