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基于FPGA設(shè)計DSP的實踐與改進

作者: 時間:2010-02-26 來源:網(wǎng)絡(luò) 收藏
3.2.2將模型文件轉(zhuǎn)化為硬件描述語言

當(dāng) Builder模型與仿真都正確后就可以進入模型向硬件描述語言的過程了。加入Signal Compiler模塊,點擊執(zhí)行將模型文件轉(zhuǎn)化為硬件描述語言。轉(zhuǎn)換后 Builder的Signal Compiler模塊會自動生成 Quartus II的工程,其中的代碼已經(jīng)依據(jù)模型自動生成并建立了頂層模塊[6]。如圖 5。增加相應(yīng)的輸入與輸出,鎖定引腳后就可以下載了。



本文引用地址:http://m.ptau.cn/article/191788.htm

下載到 中,連接示波器,觀察到如圖 6所示圖像。





4 結(jié)語

結(jié)果和系統(tǒng)的總體設(shè)計方案可以看出,改進的設(shè)計流程使得設(shè)計人員可以借助Simulink進行靈活的系統(tǒng)模型設(shè)計并且可以通過 MATLAB強大的計算能力進行系統(tǒng)級的仿真。由 Builder進行硬件描述語言的自動生成讓設(shè)計者可以更加專注于系統(tǒng)的整體設(shè)計,提高了開發(fā)效率和系統(tǒng)建立質(zhì)量。


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