--- 6．觸發(fā)條件?？梢栽O定復雜的觸發(fā)條件用來捕獲相應的數(shù)據(jù)，以協(xié)助調試設計。當觸發(fā)條件滿足時，在signalTap時鐘的上升沿采樣被測信號。

--- 完成STP設置后，將STP文件同原有的設計下載到FPGA中，在Quartus II中SignalTap II窗口下查看邏輯分析儀捕獲結果。SignalTap II可將數(shù)據(jù)通過多余的I/O引腳輸出，以供外設的邏輯分析器使用；或輸出為csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。

3 實例分析

--- 本文以一個ADC0809器件的采樣控制器作為實例，具體說明如何用SignalTap II 來進行FPGA設計的驗證。使用Altera公司的器件Cyclone系列FPGA- EP1C12Q240C8，該器件支持SignalTap II 嵌入式邏輯分析儀的使用。

--- FPGA的設計結構如圖2所示。數(shù)字倍頻器的倍頻輸出提供ADC控制器的采樣觸發(fā)脈沖。A/D轉換器ADC0809的操作時序見數(shù)據(jù)手冊，根據(jù)其操作時序，ADC控制器來實現(xiàn)ADC0809的數(shù)據(jù)采集操作，采樣的時機由倍頻器來控制?？刂破髅靠刂仆瓿梢淮尾蓸硬僮鳎瑒t停止等待下一個觸發(fā)脈沖的到來。倍頻器每輸出一個低電平脈沖，ADC采樣控制器的狀態(tài)機進行一次采樣操作。在倍頻器的觸發(fā)控制下，完成被測信號一個基波周期N個點的等間隔采樣，同時數(shù)字倍頻器跟蹤輸入信號的頻率的變化，盡可能地保持N個點的采樣寬度正好為被測信號一個周波的寬度。

--- 測試項目是基于FPGA的AD采樣控制器，它是用狀態(tài)機控制的周期性的重復事件，一次采樣操作完成后等待采樣脈沖、開始下一次的采樣。針對待測項目的周期性，

--- 在STP文件中將buffer acquisition mode分別設為連續(xù)存儲和循環(huán)采樣存儲兩種模式進行驗證。連續(xù)存儲方式記錄采樣操作的連續(xù)過程，而在循環(huán)采樣存儲方式下SignalTap II記錄多次采樣時刻數(shù)據(jù)。

--- 按照上述SignalTap II的使用步驟，在編譯后的工程中添加STP文件，并對文件進行設置，如圖3所示。如1處設置采樣時鐘ct[3]，系統(tǒng)時鐘的16分頻。2處添加測試信號，包括待測模塊輸出的AD采樣控制信號和狀態(tài)機的狀態(tài)等。3處是采樣深度的設置，設為512。在4處的設置確定了在clko時鐘的上升沿觸發(fā)邏輯分析儀。在連續(xù)存儲模式下設置buffer acquisition mode為Circular前觸發(fā)位置。在分段存儲模式下設置為Sigmented 512 1 bit segments，表示將存儲區(qū)劃分成512個段，每段1個位的存儲深度。存儲模式的設置如圖中6所示。另外，使用Mnemonic Table將狀態(tài)機的7個狀態(tài)標示為直觀名稱。

--- 首先將STP文件設置成連續(xù)存儲模式，并將該文件連同工程一起下載到FPGA中。在連續(xù)存儲模式下，SignalTap II在clko時鐘的上升沿連續(xù)采樣直到采樣點數(shù)達到512個。這樣，SignalTap II記錄了一次采樣過程的所有數(shù)據(jù)，捕獲結果如圖4所示，從中可以看到FPGA控制ADC0809轉換的時序波形。

--- 將圖3所示步驟6中的Buffer acquisition node改為Segmented方式，設其值為256 1 bit segments，并將修改后的STP文件連同工程重新下載到FPGA中。和單次觸發(fā)相同的是邏輯分析儀在ADC0809采樣時鐘上升沿時觸發(fā)邏輯分析儀，不同的是因為每一段只有1bit的存儲深度，因此捕獲1位數(shù)據(jù)后邏輯分析儀停止，等待下一次滿足觸發(fā)信號再次啟動，一共啟動256次。在波形顯示窗口，設顯示格式為Line Chart，這樣結果就直觀的顯示為連續(xù)的波形。分片采樣，可觀察同步采樣的結果，圖5是連續(xù)采樣256個點的結果波形。

4 結論

--- SignalTap II 嵌入式邏輯分析器，提供了芯片測試的一個很好的途徑。通過SignalTap II 測試芯片無需外接專用儀器，它在器件內部捕獲節(jié)點進行分析和判斷系統(tǒng)故障。本文通過對Cyclone EP1C12器件的實驗證實該測試手段大大提高系統(tǒng)的調試能力，具有很好的效果。