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FPGA實(shí)現(xiàn)時(shí)分多址的一種改進(jìn)型方法

作者: 時(shí)間:2011-03-17 來(lái)源:網(wǎng)絡(luò) 收藏

2 的實(shí)現(xiàn)
實(shí)驗(yàn)所采用的是XILINX公司的SPARTAN 3E系列中的XC3SS00E芯片,該芯片的封裝是PQ208,芯片速度為-5,采用的程序開(kāi)發(fā)語(yǔ)言是VHDL,綜合工具為XILINX公司的ISE 10.1,仿真工具采用的是ModelSim se 6.2。
與理論算法對(duì)應(yīng),硬件實(shí)現(xiàn)的VHDL程序包括了以下幾個(gè)模塊。
1.JPG
使用芯片內(nèi)部的雙口RAM的IP核,通過(guò)例化IP核,利用一個(gè)雙口RAM有兩套讀寫(xiě)地址,將程序的輸入輸出與雙口RAM的輸入輸出進(jìn)行映射,則內(nèi)部電路將程序的輸入輸出連接到了雙口RAM的輸入輸出上。對(duì)程序的輸入輸出腳的操作相當(dāng)于對(duì)雙口RAM進(jìn)行操作。圖1是雙口RAM的VHDL代碼在Xilinx ISE中綜合后的寄存器傳輸級(jí)電路圖。

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