FPGA實現(xiàn)UART和MCU一體化設計
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2．1．2 輸入／輸出緩沖區(qū)(FIFC))的設計與實現(xiàn)
FIFO(First In First Out)是一種先進先出的緩沖區(qū)結構。主要在通信過程中解決通信兩端速度不匹配的問題。訪問FIFO僅需要讀／寫控制線，不需要地址線，因此采用FIFO實現(xiàn)的緩沖區(qū)接口簡單，讀寫方便。由于文中的微控制器MCU和I／O設備均在FPGA內(nèi)部實現(xiàn)，因此采用同步FIFO實現(xiàn)，即寫端口和讀端口采用同一個時鐘進行控制操作。該系統(tǒng)分別實現(xiàn)了位寬為8位，深度為256 b的緩沖區(qū)來對MCU發(fā)送給外設的數(shù)據(jù)和從外設接收的數(shù)據(jù)進行緩沖處理。實現(xiàn)方法可以采用Altera公司FPGA內(nèi)部的資源實現(xiàn)。對FIFO的讀／寫控制可根據(jù)緩沖區(qū)的使用狀態(tài)和MCU發(fā)送來的命令來實現(xiàn)。FIFO模塊的結構圖如圖7所示。本文引用地址：http://m.ptau.cn/article/191268.htm
讀信號和寫信號由微控制器MCU通過向I／O設備進行數(shù)據(jù)輸入和輸出操作產(chǎn)生?？諛酥竞蜐M標志用于MCU探測緩沖區(qū)狀態(tài)，應用查詢方式對外設進行讀寫數(shù)據(jù)操作。對于發(fā)送緩沖區(qū)，當緩沖區(qū)處于滿狀態(tài)時表明已經(jīng)沒有可用的存儲空間緩沖數(shù)據(jù)，此時不允許進行寫操作；對于接收緩沖區(qū)，當緩沖區(qū)處于空狀態(tài)時，表明沒有從設備收到任何的時間，此時不允許微控制器MCU從外設接收緩沖區(qū)讀取數(shù)據(jù)。
通過QuartusⅡ產(chǎn)生的FIFO如圖8所示。
圖8中，aclr是異步復位信號；clock是時鐘輸入；rdreq和wrreq分別是讀和寫信號線；data[7…O]是FIFO的并行數(shù)據(jù)輸入端；q[7…0]是FIFO的并行數(shù)據(jù)輸出端；empty和full分別為FIFO空滿標志的狀態(tài)線；usedw[7…O]為當前狀態(tài)下FIFO已經(jīng)使用的存儲量，即FIFO中已經(jīng)寫入并保存的數(shù)據(jù)量。
2．2 微控制器MCU的設計與實現(xiàn)
在一個計算機系統(tǒng)中，中央處理器處于核心控制地位，它不僅是參與運算的核心器件，而且是控制外設的中樞。一般情況下，它實現(xiàn)了一定的功能指令集，用來由用戶自己編程控制外部設備動作或者進行一些算術邏輯運算。本文中所實硯的微控制器MCU主要以實現(xiàn)對外設的控制，實現(xiàn)了對外設端口的讀寫控制以及一些必要的程序控制指令。在一個微控制器的設計中，指令系統(tǒng)的設計尤其重要，它不僅關系到控制器的設計，也關系到軟件程序的設計方法。指令系統(tǒng)的設計分為指令集設計和指令動作設計兩部分，前者側重于控制器的總體功能；后者側重于指令的具體實現(xiàn)。進行指令設計時首先要進行指令分析，根據(jù)系統(tǒng)所要完成的功能，完成所需指令的功能設想，這是指令設計的基礎；然后分析指令該放在什么地方，微控制器如何取指令和對指令進行識別等操作；最后確定指令格式以及每個指令完成指定功能所需要的一系列基本動作過程?？梢允褂肁Ltera公司FPGA內(nèi)部的ROM作為程序存儲器，詳細的實現(xiàn)過程參看參考文獻。通過此系統(tǒng)進行分析，設計實現(xiàn)如表1所示指令。每條指令功能的完成具有取指令、指令譯碼、執(zhí)行指令階段。指令的分析譯碼執(zhí)行由狀態(tài)機邏輯控制具體實現(xiàn)。
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