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基于FPGA高速并行采樣技術的研究

作者: 時間:2011-04-07 來源:網絡 收藏

1.3 數據接收和存儲
ADC輸出數據速率為400 MHz,與之相對應的隨路時鐘為200 MHz,利用DDR方式接收數據。內部PLL產生的四路時鐘信號的上升沿和下降沿都對輸入數據進行實時采樣,數據與采樣時鐘之間保持一定的相位差,以滿足同步時序的數據建立時間(Tsu)和保持時間(Th),如圖3所示。

本文引用地址:http://m.ptau.cn/article/191253.htm

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通過輸入模塊IDDR映射生成內部寄存器接收數據,并由異步FIFO實現內部時序同步和存儲。ADC采樣數據的有效位是14 b,利用軟核生成的FIFO寬度和深度可分別設置為28 b和128,其中高14位[27:14]存儲奇數時刻的采樣數據,低14位[13:0]存儲偶數時刻的采樣數據,數據存儲如圖4所示。

e.JPG



2 數據預處理
2.1 時間交叉采樣引起的誤差
在圖1所示的多通道并行時間交叉采樣的數據采集系統(tǒng)結構中,各個子通道間數據不可能完全匹配,主要會產生三種誤差:
(1)由于各個子通道ADC的增益不一致而引起的增益誤差(Gain Error);
(2)多相時鐘設計不完全理想以及PCB板線路走線延遲不一致引起的采樣時刻偏離帶來的時間相位誤差(Time Skew Error);
(3)各通道ADC基準電壓不一致而引起的偏置誤差(Offset Error)。
以正弦信號為例,令輸入信號S=Acos(2πfint)+θ。其中:A,fin,θ分別為輸入信號的幅度、頻率和初始相位。若系統(tǒng)總采樣率為fs,經m片ADC時間交叉采樣后第k個子通道的輸出為:
f.JPG
式中:0≤nN-1,N為每個子通道數據采樣點數;gk為第k個子通道的增益;δ為時間誤差;σ為偏置誤差。



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