基于FPGA的FIR數(shù)字濾波器的優(yōu)化設(shè)計(jì)
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4．4 FPGA實(shí)現(xiàn)與仿真
參照?qǐng)D3中給出的設(shè)計(jì)流程，使用VHDL語(yǔ)言實(shí)現(xiàn)了該常系數(shù)濾波器的行為描述，圖4是濾波器的實(shí)現(xiàn)頂層圖。FPGA采用AItera公司的EPF 10K40芯片，該芯片最高的單路運(yùn)行速率為200 MHz。圖5是在Max+PIusⅡ中的仿真結(jié)果。表2給出了EPF10K40的一些資源占用情況。本文引用地址：http://m.ptau.cn/article/191069.htm
5 基于FPGA的FIR試驗(yàn)結(jié)果
為驗(yàn)證本文提出的算法的普遍性，以并行DA和2C編碼方式設(shè)計(jì)了一系列階數(shù)從16到256階的FIR濾波器，濾波器在Altera公司的開發(fā)軟件Max+PlusⅡ中進(jìn)行編譯和布局布線，采用的目標(biāo)器件為EPF10K40芯片，在系統(tǒng)中對(duì)3種實(shí)現(xiàn)結(jié)構(gòu)進(jìn)行測(cè)試，測(cè)試數(shù)據(jù)位寬為8位。通過(guò)表3的比較結(jié)果可以看出，使用CSD編碼，資源耗用明顯下降。當(dāng)FIR階數(shù)很高，系數(shù)很復(fù)雜時(shí)，CSD編碼的優(yōu)勢(shì)會(huì)更加顯著。表4給出了N=64時(shí)DA算法和CSD算法的具體性能指標(biāo)，從結(jié)果來(lái)看，CSD編碼相對(duì)于單純的DA在系統(tǒng)資源和整個(gè)系統(tǒng)延遲上有明顯的提高。
6 結(jié)語(yǔ)
濾波器用VHDL硬件描述語(yǔ)言實(shí)現(xiàn)，采用Altera公司的EPF10K40芯片，在Max+PlusⅡ中進(jìn)行了仿真驗(yàn)證。從結(jié)果來(lái)看，文中所提出的CSD編碼算法，具有一定的研究?jī)r(jià)值和實(shí)用價(jià)值，CSD編碼在處理序列較多的情況下，在資源占用、速度處理方面的效果尤為明顯。采用CSD編碼方式對(duì)FIR濾波器進(jìn)行優(yōu)化設(shè)計(jì)，可減少FIR實(shí)現(xiàn)的FPGA資源消耗。
評(píng)論