基于FPGA的高速串行傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
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ICS8442的性能參數(shù)如下：
輸出信號(hào)頻率范圍為31．25～700 MHz；晶振頻率范圍為10～25 MHz；VCO頻率范圍為250～700 MHz；
ICS8442是LVDS邏輯電平，具有極低的相位噪聲，這種特性使它非常適合用來為吉比特以太網(wǎng)或同步光纖網(wǎng)提供時(shí)鐘信號(hào)。
ICS8442的內(nèi)部結(jié)構(gòu)圖3所示。ICS8442內(nèi)部有一個(gè)完整的PLL鎖相環(huán)，其VCO的輸出頻率范圍在250～700 MHz之間，倍頻系數(shù)是由M決定的，M的取值范圍在10～28之間。VCO的輸出頻率為：
ICS8442最終的輸出結(jié)果還要經(jīng)過一個(gè)分頻器N，最終輸出結(jié)果的頻率和晶振輸入頻率的關(guān)系式為：
中：N是一個(gè)2位的寄存器，其對(duì)應(yīng)的取值如表1所示。本文引用地址：http://m.ptau.cn/article/191038.htm
對(duì)ICS8442時(shí)鐘芯片的操作主要是對(duì)寄存器M，N的寫操作。ICS8442支持并行寫操作和串行寫操作，根據(jù)硬件電路的設(shè)計(jì)，程序采用串行的寫操作時(shí)序。當(dāng)ICS8442的nP_LOAD置為高電平和S_LOAD置為低電平時(shí)，芯片實(shí)現(xiàn)串行操作。操作時(shí)序如圖4所示。
當(dāng)S_LOAD置為低且nP_LOAD置為高之后，數(shù)據(jù)在S_CLOCK的上升沿處寄存在緩沖器中，在S_LOAD的下降沿處將數(shù)據(jù)鎖存到寄存器M，N中。
評(píng)論