圖3 接收邏輯的流程

　　運(yùn)用Modelsim 712 對(duì)接收模塊做了時(shí)序仿真，其結(jié)果如圖4 所示。接收時(shí)鐘與發(fā)送時(shí)鐘相同，接收到一幀串行數(shù)據(jù)，由接收模塊轉(zhuǎn)換為并行輸出，并且檢驗(yàn)校驗(yàn)位和停止位，產(chǎn)生fram ing_ erro r 和parity_ erro r 信號(hào)輸出。

　　圖4 接收模塊時(shí)序仿真波形圖

　　5 接口控制模塊

　　接口控制模塊連接控制發(fā)送、接收、波特率發(fā)生模塊，并與外部并行總線相連接，從外部（CPU 或單片機(jī)） 接收控制信號(hào)（nrst， nw rn， nbdn， nrdn） ， 來控制UART 的發(fā)送、接收以及內(nèi)部時(shí)鐘的生成。在nw rn 有效并且內(nèi)部信號(hào)tbre= ′0′（發(fā)送緩沖寄存器空） 時(shí)，將數(shù)據(jù)總線輸入的并行數(shù)據(jù)發(fā)送給發(fā)送模塊數(shù)據(jù)線din （7： 0） ， 執(zhí)行發(fā)送數(shù)據(jù)功能。在nrdn 有效并且內(nèi)部信號(hào)data_ ready， parity_erro r， fram ing_ erro r 有效時(shí)，允許從接收模塊讀入接收到的數(shù)據(jù)。波特率發(fā)生器和發(fā)送模塊的并行數(shù)據(jù)輸入端口共用一個(gè)數(shù)據(jù)總線。

　　6 總體電路綜合及仿真

　　UART 總體電路如圖5 所示，分別由上述4 個(gè)模塊組成。其時(shí)序仿真如圖6 所示。

　　圖5 UART 總體電路圖

　　圖6 UART 總體時(shí)序仿真波形圖

　　觀察圖6， 可以看到串行輸出端口sdo 發(fā)送一幀數(shù)據(jù)為“00101011001”， 第一位為起始位，8 位數(shù)據(jù)位，校驗(yàn)位為“0”（偶校驗(yàn)） ， 1 位停止位，空閑狀態(tài)位為高電平。并行輸出端口ndout 輸出為“00101010”， 輸入數(shù)據(jù)幀格式正確，校驗(yàn)位正確。

　　7 結(jié) 語

　　用FPGA 器件實(shí)現(xiàn)了UART 異步收發(fā)器的核心功能，可以實(shí)現(xiàn)對(duì)數(shù)據(jù)的接收和發(fā)送，并可以在接收數(shù)據(jù)時(shí)對(duì)其校驗(yàn)位、停止位進(jìn)行判斷，在發(fā)送數(shù)據(jù)時(shí)可以形成完整的一幀數(shù)據(jù)格式。其接收和發(fā)送數(shù)據(jù)的時(shí)鐘有內(nèi)部波特率發(fā)生器產(chǎn)生，根據(jù)預(yù)置的分頻系數(shù)，對(duì)外部時(shí)鐘進(jìn)行分頻，產(chǎn)生需要的接收或發(fā)送時(shí)鐘。將該UART 電路作為一功能塊嵌入到一個(gè)FPGA 實(shí)現(xiàn)的數(shù)據(jù)采集與處理系統(tǒng)中，成功地實(shí)現(xiàn)了和遠(yuǎn)端的PC 機(jī)進(jìn)行異步串行通信。實(shí)驗(yàn)證明該UART 電路簡(jiǎn)單，工作穩(wěn)定、可靠，可運(yùn)用于低端的異步通信。