3 時差測算單元設(shè)計

3.1 設(shè)計思想

FPGA 作為時差測算單元的核心器件，主要完成相關(guān)匹配、并/串轉(zhuǎn)換、接口控制等功 能，經(jīng)過VHDL 編程生成的內(nèi)部結(jié)構(gòu)和各個模塊綜合以后的整體結(jié)構(gòu)如圖3 所示。

其中，hxg 模塊通過互相關(guān)的方法測算出不同路徑的傳播時長，采用8 位并行輸出； serial_converter 模塊把hxg 模塊的結(jié)果轉(zhuǎn)換成串行輸出；load 模塊作為serial_converter 模塊 的使能輸入，當(dāng)load 有效時并行數(shù)據(jù)被存儲到移位寄存器中。程序流程圖如圖4 所示。

3.2 實現(xiàn)結(jié)果

以 5 級的m 序列為例，反饋系數(shù)為45(八進(jìn)制)，初始狀態(tài)為10000，得到31 位的m 序 列為1000010010110011111000110111010。碼速率為1Mbps，固定發(fā)送間隔為100000 碼元， 即100ms，總共發(fā)射4 組m 序列，因此參考圖2 可知能夠測得3 個傳播時長。下圖中的并行輸出結(jié)果均用十進(jìn)制顯示。整體結(jié)果和局部放大結(jié)果如圖5 所示，仿真結(jié)果表明并行結(jié)果 與串行結(jié)果完全一致。