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一種應(yīng)用于OFDM系統(tǒng)中的符號精確定時算法的FPGA實

作者: 時間:2012-09-05 來源:網(wǎng)絡(luò) 收藏

圖5是采用判決函數(shù)取近似值的Matlab仿真圖,圖6是判決函數(shù)取確定值的Matlab仿真圖。檢測峰值時,第一個峰值是由于循環(huán)前綴存在的影響,峰值檢測時檢測第二個峰值。從圖5,圖6中可以看出,在判決函數(shù)近似處理雖然會損耗算法的性能,但是判決函數(shù)仍然存在明顯峰值,選擇適當(dāng)?shù)拈撝禃r,仍然可以精確定時同步,可見減少對判決函數(shù)的近似對性能并未造成很大的影響。
表1是在AWGN環(huán)境下精同步位置的仿真結(jié)果,每個信噪比下經(jīng)過5 000幀的仿真。符號同步偏差表示每個信噪比下的精同步平均錯誤長度,可見在的性能并未明顯降低。
3.2 精同步模塊實際實現(xiàn)
硬件設(shè)計是基于XLINX公司的SPRTAN6系列中的XC6SLX150-2FGG484芯片,采用Verilog HDL語言,仿真軟件是ISE自帶的ISIM,開發(fā)環(huán)境是ISE。
整個同步的ISIM仿真波形如圖7所示。其中:clk_i表示時鐘信號;reset_i表示同步復(fù)位信號;clk5M_en_i表示5 MHz時鐘使能信號;nrst_j表示異步復(fù)位信號;acq_val_o表示粗捕獲指示信號;dataI_o,dataQ_o表示經(jīng)過粗捕獲和粗頻偏估計的輸出信號;
sync_val_o表示精同步指示信號。

本文引用地址:http://m.ptau.cn/article/189956.htm

a.JPG


經(jīng)過ISE綜合后,改進(jìn)前和改進(jìn)后精同步占用資源分布如表2所示。

j.JPG


由表2可見本文對資源優(yōu)化的效果十分明顯。

4 結(jié)語
本文分析了一種系統(tǒng)精同步算法的原理,給出了硬件實現(xiàn)方案和結(jié)果分析,該方案在采用經(jīng)典算法的同時,對算法進(jìn)行了改進(jìn),在不降低精同步性能的前提下大大降低了計算復(fù)雜度,并且設(shè)計結(jié)構(gòu)簡單,易于實現(xiàn),具有較好的工程實用價值。a


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