2.2 圖像采集時序的產(chǎn)生

這里，以256×128點陣為例，說明圖像采集時序的產(chǎn)生。

以A0～A7表示每行中點陣的地址，A8～A14表示行地址。其行有效信號和A0～A7地址的時序如圖2所示，其場有效信號和A8～A14地址的時序如圖3所示。這樣共用256×128=32

768個存儲單元存儲1幅圖像。

如果需要采集圖像，由由CPU給ISP發(fā)出START信號，令ISP斷開CPU提供給圖像RAM的地址線，改由ISP產(chǎn)生圖像RAM的地址A0～A14。SIP產(chǎn)生完1幅圖像的地址后，輸出1個END信號，通知CPU采圖完畢，并讓出RAM的地址線和數(shù)據(jù)線給CPU，供其進行圖像處理。

系統(tǒng)中共有4片32K×8bit的RAM(62256)，其中：

RAM1為圖像幀存;

RAM2為圖形標(biāo)志位，用于圖像的標(biāo)注;

RAM3為菜單界面的顯存;

RAM4為系統(tǒng)內(nèi)存，用來存儲處理的中間數(shù)據(jù)和處理結(jié)果。

圖4為圖像采集部分原理圖。

在實際使用中，CPU對RAM1、RAM4與RAM2、RAM3的操作是分時進行的。在掃描期，CPU對RAM1和RAM4進行操作，進行圖像的計算和結(jié)果處理;而在回掃期，則進行菜單和標(biāo)注的刷新。ISP對RAM2和RAM3的操作是在掃描期，

進行菜單和標(biāo)注與圖像的合成輸出。

ISPEXPERT的LATTICE公司于20世紀(jì)90年代末推出的一套完整的ISP集成開發(fā)環(huán)境。它

有500個宏元件可供調(diào)用，支持VHDL、Verilog-HDL、ABELHDL和原理圖編譯器一體的開發(fā)軟件;可用于ISP器件的邏輯設(shè)計和優(yōu)化、邏輯映射、自動布局布線、生成熔絲圖文件和編程下載。此外，它還可以對設(shè)計的數(shù)字系統(tǒng)進行功能仿真、時序仿真和靜態(tài)時序分析。

從使用者的角度看，ISPEXPERT比Workview

office和Synario軟件功能更強大，操作更方便。

本系統(tǒng)采用ISP1032E芯片省略了復(fù)雜的、大量的邏輯電路，利用VHDL語言編程，通過ISPEXPERT集成開發(fā)環(huán)境開發(fā)，既節(jié)省了大量的硬件調(diào)試時間，又減少了線路間的相互干擾。更重要的是節(jié)省了重復(fù)制板的時間，大大縮短了產(chǎn)品開發(fā)周期。

結(jié)束語

基于ISP和單片機構(gòu)成的圖像處理系統(tǒng)，具有結(jié)構(gòu)簡單、集成度高、體積小、價格低廉等特點，尤其適用于具有圖像處理功能的嵌入式系統(tǒng)的開發(fā)。本系統(tǒng)已在實際中使用，取得了良好的效果。