利用Cadence設(shè)計(jì)COMS低噪聲放大器
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在版圖編輯器(Layout XL Edit)的Verify菜單當(dāng)中，可以找到DRC，LVS，Extract對(duì)應(yīng)的選項(xiàng)；在完成了必要的參數(shù)設(shè)置之后，便可以完成電路的物理驗(yàn)證。在做完寄生參數(shù)提取之后，便可以利用包含寄生參數(shù)的電路完成電路后仿真(Post-layout simulation)，從而得到與實(shí)際電路性能更為接近的各項(xiàng)仿真結(jié)果。
(3)實(shí)驗(yàn)結(jié)果。在完成最終電路的調(diào)試后，得到了各項(xiàng)仿真結(jié)果。
圖2、圖3分別是用電路原理圖仿真(即前仿)得到的S參數(shù)以及噪聲系數(shù)FN的實(shí)驗(yàn)結(jié)果。本文引用地址：http://m.ptau.cn/article/188860.htm
圖4、圖5是完成版圖之后，考慮寄生參數(shù)的電路后仿真結(jié)果。圖4是S參數(shù)的后仿真結(jié)果。由S11,S22的曲線可知，在2．4 GHz的中心頻率附近，S11，S22－10 dB。可見，輸入、輸出電路均有比較好的匹配。圖5是噪聲系數(shù)FN的后仿真結(jié)果。圖6為電路版圖。
與電路的前仿結(jié)果相比，后仿真的噪聲系數(shù)有一定的上升，這說明電路中的寄生參數(shù)會(huì)使電路的噪聲性能惡化。
3 結(jié) 語(yǔ)
結(jié)合一個(gè)具體的低噪聲放大器(LNA)設(shè)計(jì)實(shí)例，采用CHRT的0．35μm RFCMOS工藝，在EDA軟件IC 5．1設(shè)計(jì)環(huán)境中設(shè)計(jì)了一個(gè)2．4 GHz的低噪聲放大器。設(shè)計(jì)過程中完成了電路原理圖仿真、版圖設(shè)計(jì)以及后仿真。實(shí)驗(yàn)結(jié)果表明該低噪聲放大器具有較好的電路性能。結(jié)合設(shè)計(jì)過程，還介紹了如何運(yùn)用Cadence軟件對(duì)CMOS低噪聲放大器進(jìn)行電路設(shè)計(jì)和仿真。
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