一種通用中頻數(shù)字化接收機(jī)的實(shí)現(xiàn)
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時(shí)序控制和信號(hào)預(yù)處理芯片采用Altera公司的A-PEX系列的一款器件。該芯片包括典型的200 000個(gè)邏輯門(mén)，片內(nèi)帶有邏輯存儲(chǔ)單元，具有106 496 b RAM。運(yùn)算速度和內(nèi)部資源能滿足時(shí)序控制和一般信號(hào)處理的要求。這個(gè)系統(tǒng)的時(shí)序控制電路采用Verilog硬件描述語(yǔ)言編程實(shí)現(xiàn)。
本系統(tǒng)采用AD6645實(shí)現(xiàn)模數(shù)變換，用ISL5416完成數(shù)字下變頻，用FPGA進(jìn)行時(shí)序控制，再配以外圍電路構(gòu)成中頻數(shù)字接收機(jī)電路。用AD6645結(jié)合ISL5416是靈活設(shè)計(jì)中頻數(shù)字接收機(jī)具有較高性價(jià)比的組合。
本設(shè)計(jì)的主要工作是ISL5416的參數(shù)選取，主要是數(shù)字下變頻器芯片ISL5416的NCO和數(shù)字濾波器的參數(shù)設(shè)計(jì)和設(shè)置。NCO的頻率設(shè)置范圍為-109～+109Hz，本設(shè)計(jì)NCO選用10 MHz。中頻信號(hào)經(jīng)Mixer混頻后，需經(jīng)抗混疊濾波，首先是CIC濾波器，其后是2級(jí)FIR濾波器。CIC一般采取5級(jí)級(jí)聯(lián)，5級(jí)級(jí)聯(lián)可滿足雜波抑制的一般要求。其后第一級(jí)FIR濾波器主要是進(jìn)一步降低CIC后數(shù)據(jù)率，最大化FIR2的效能，F(xiàn)IR2提供最終的濾波效果。中間包括三次抽取。一般抽取器放在濾波器之后，這樣即可濾除高頻分量，又可確保輸出不混疊。圖2是濾波器通道流程圖。本文引用地址：http://m.ptau.cn/article/188825.htm
FIR濾波器可借用專(zhuān)門(mén)的濾波器設(shè)計(jì)軟件或Mat-lab軟件設(shè)計(jì)。抽取因子的選取根據(jù)不同采樣率或數(shù)據(jù)率進(jìn)行選取，總抽取因子為各因子相乘，三個(gè)抽取器抽取比的選取，一般考慮將大抽取比放在CIC處，因?yàn)镃IC只做位和加法運(yùn)算，不做乘法運(yùn)算，適合實(shí)時(shí)處理，靈活方便。經(jīng)過(guò)大抽取后降低了后面FIR濾波器設(shè)計(jì)的壓力。最后經(jīng)濾波，抽取后總效果應(yīng)做到心中有數(shù)，用Matlab進(jìn)行仿真，以檢驗(yàn)各濾波器設(shè)計(jì)是否合理。
本設(shè)計(jì)濾波器考慮用5級(jí)CIC級(jí)聯(lián)后8級(jí)抽??；32階FIR濾波器后2級(jí)抽取；64階FIR濾波器后2級(jí)抽取。這樣的總抽取也實(shí)現(xiàn)了2．5 MSPS輸出數(shù)據(jù)率。對(duì)于FIR1濾波器的設(shè)計(jì)參數(shù)：經(jīng)8級(jí)CIC抽取后，其數(shù)據(jù)率為10 MHz。選定32階的FIR濾波器的參數(shù)是：采樣率10 MHz，通帶1 MHz，止帶2．5 MHz，通帶起伏0．01 dB，阻帶衰減80 dB，設(shè)計(jì)結(jié)果如圖3所示。
對(duì)于FIR2濾波器設(shè)計(jì)參數(shù)：經(jīng)2級(jí)FIR1抽取后，其數(shù)據(jù)率為5 MHz。選定64階FIR濾波器的參數(shù)是：采樣率5 MHz，通帶1 MHz，止帶1．4 MHz，通帶起伏O．01 dB，阻帶衰減80 dB，設(shè)計(jì)結(jié)果如圖4所示。
ISL5416經(jīng)8級(jí)CIC濾波抽取，2級(jí)32階FIR濾波抽取，2級(jí)64階FIR濾波抽取后總效果用Matlab軟件仿真如圖5所示。圖中顯示了3個(gè)辛格函數(shù)(sinc)的旁瓣。從圖5可以看出，帶外抑制在90 dBFS以下能夠滿足實(shí)際要求。
評(píng)論