4 數(shù)字鎖相式頻率源硬件和軟件調(diào)試
在完成頻率源的軟硬件設計之后。需要進行系統(tǒng)調(diào)試。調(diào)試包括硬件調(diào)試和軟件調(diào)試兩部分。
4．1 系統(tǒng)硬件調(diào)試
在完成系統(tǒng)硬件電路設計和PCB制作后，需要利用萬用表、示波器、頻譜儀等工具對系統(tǒng)進行調(diào)試，來驗證設計是否達到系統(tǒng)設計的要求，有無電路方面錯誤等。硬件調(diào)試主要包括數(shù)字鎖相環(huán)調(diào)試，上電前檢測、上電后檢測和模塊各組成部分工作狀態(tài)調(diào)試等。
在設計中，通過USB-Blaster下載電纜采用JTAG配置方式將數(shù)據(jù)下載到FPGA。下載配置是驗證系統(tǒng)中其他電路部分的第一步，方法是通過QutartusⅡ軟件設計一些簡單的邏輯電路，然后下載到FPGA中，通過示波器等工具檢測輸出的波形是否正確。
4．2 系統(tǒng)軟件調(diào)試
該設計中，在FPGA內(nèi)用AHDL硬件編程語言實現(xiàn)了軟件設計部分，主要分為兩部分：一是對ADF4111寄存器的配置；二是實現(xiàn)按鍵對鎖相頻率升高和降低的要求。該設計中，利用數(shù)字示波器的觸發(fā)采樣功能來捕獲FPGA配置ADF4111寄存器的各個管腳的時序邏輯。
ADF4111需要配置的寄存器為3個24 b的寄存器，在Altera公司的QuartusⅡ平臺上用AHDL進行編程配置的仿真時序如圖6所示。其中，R=40，A=6，B=8，P=8。

ADF4111有一個復用輸出管腳(muxout)，通過該管腳可以查看寄存器配置是否正確。設計中設置該引腳輸出為PLl鎖定指示，并連接到發(fā)光二極管。配置完后，若指示燈亮，則說明配置正確，PLL鎖定在輸入時鐘上。調(diào)試中配置完ADF4111后，PLL成功鎖定設置的頻率上。

在整個設計和調(diào)試完成之后，用頻譜儀對數(shù)字鎖相式頻率源輸出頻率進行了測試，圖7為70 MHz輸出時的頻譜圖，可以看出，頻率源輸出穩(wěn)定。需要注意的是，截圖顯示的本振輸出功率為-23．77 dBm，這是由于對本振輸出進行測量時采用的探頭有損耗，經(jīng)測量約有33 dB的損耗，故本振輸出的實際功率為9 dBm，達到系統(tǒng)設計要求。

5 結(jié)語
本文采用FPGA與頻率綜合器ADF4111相結(jié)合的方法進行了數(shù)字鎖相式頻率源的設計，在FPGA內(nèi)用AHDL硬件描述語言編寫頻率綜合器需要的頻率控制字程序，產(chǎn)生范圍為70～90 MHz的高精度頻率，頻率的步進采用按鍵控制的方法，步進的間隔為1 MHz，并通過數(shù)碼顯示管將鎖定后的頻率值顯示出來。完成了PCB板制作，進行了硬件和軟件調(diào)試。通過ADF4111的復用輸出管腳(Muxout)看到PLL成功鎖定設置的頻率上，并用頻譜儀測量了產(chǎn)生的頻率，輸出頻率穩(wěn)定，精度高，功率符合設計指標要求。實現(xiàn)了PLL輸出頻率的步進，間隔為1 MHz。并在數(shù)碼管上將鎖定后的頻率值顯示出來。
在該系統(tǒng)中，由于ADF4111的控制字寄存器的控制字是通過FPGA寫入的。所以可以通過軟件設計的方法，改變寫入的控制字來實現(xiàn)不同頻率的本振信號輸出，使鎖相環(huán)具有低相位噪聲，低雜散度?？焖冁i定的特點，電路簡單，易于調(diào)試。采用這種方法能可根據(jù)實際工程需要改變輸出信號的頻率。步進間隔以及功率，使該類型電路設計能廣泛應用于無線通信設備中，為設備的中頻和射頻電路提供高質(zhì)量的本振。