4 仿真優(yōu)化結(jié)果
本設(shè)計(jì)采用“5個(gè)場限環(huán)+鋁場板+多晶場板”的終端結(jié)構(gòu)，通過工藝仿真軟件TSUPREM-4和器件仿真軟件MEDICI進(jìn)行聯(lián)合仿真，不斷調(diào)整工藝參數(shù)，優(yōu)化元胞和結(jié)終端結(jié)構(gòu)，最終使各項(xiàng)參數(shù)的仿真指標(biāo)滿足設(shè)計(jì)要求(詳見表1)。

5 器件研制結(jié)果分析
本產(chǎn)品研制按照功率VDMOSFET正向設(shè)計(jì)的思路，選取100>晶向的襯底硅片，采用硅柵自對(duì)準(zhǔn)工藝流程，首次流片遵照計(jì)算機(jī)仿真優(yōu)化的工藝條件，進(jìn)行工藝摸底；針對(duì)測試結(jié)果，逐步進(jìn)行局部工藝調(diào)整，最終使得產(chǎn)品指標(biāo)滿足設(shè)計(jì)要求。
(1)第一次流片
產(chǎn)品測試結(jié)果表明：產(chǎn)品的擊穿電壓均值為438．82 V，并且普遍低于設(shè)計(jì)要求的500 V。
經(jīng)分析，其可能存在的原因是：由于襯底反擴(kuò)散較大，從而導(dǎo)致外延層電阻率偏低，使得擊穿電壓降低。因此，在第二次流片時(shí)，將外延電阻率提高5 Ω·cm，其它工藝條件保持不變。
(2)第二次流片
測得的擊穿電壓平均值551．68 V，大于500 V，滿足設(shè)計(jì)要求。然而，隨著外延層電阻率的提高，部分導(dǎo)通電阻已大于設(shè)計(jì)要求的850 mΩ。
改進(jìn)方案：對(duì)于高壓功率VDMOSFET器件，JFET電阻在導(dǎo)通電阻的組成部分中，占有相對(duì)較大的比重。因此，在擊穿電壓余量充分的條件下，可考慮通過適當(dāng)減小P-body推結(jié)時(shí)間的方法，從而增加兩相鄰P-body的間距，降低JFET電阻。因此，在第三次投片時(shí)，將P-body的推結(jié)時(shí)間調(diào)減20分鐘，其它工藝條件相對(duì)于第二次流片保持不變。
(3)第三次流片
測試結(jié)果表明：在減小P-body推結(jié)時(shí)間后，導(dǎo)通電阻小于850 mΩ，滿足設(shè)計(jì)要求；雖然產(chǎn)品的擊穿電壓(均值536 V)有所下降，但仍滿足大于500 V的設(shè)計(jì)要求；其余靜態(tài)參數(shù)、動(dòng)態(tài)參數(shù)指標(biāo)也均滿足設(shè)計(jì)要求。
因此認(rèn)為，本文高壓功率VDMOSFET的器件設(shè)計(jì)與研制工作是成功的。

6 結(jié)束語
本文在計(jì)算機(jī)仿真優(yōu)化的基礎(chǔ)上，通過對(duì)產(chǎn)品測試結(jié)果的分析及工藝條件的調(diào)整，最終實(shí)現(xiàn)了成功研制。相對(duì)于傳統(tǒng)的流水線小批量投片、反復(fù)試制的方法大大節(jié)約了研制成本，收到了事半功倍的效果。
隨著半導(dǎo)體生產(chǎn)制造工藝的不斷改進(jìn)，器件模擬和工藝模擬的精度與實(shí)際工藝流程的吻合性將越來越好，使產(chǎn)品的模擬結(jié)果更具有實(shí)用性、可靠性。