如圖5所示，每個(gè)時(shí)鐘周期。Slot會(huì)往左移動(dòng)一位，即在Slot內(nèi)產(chǎn)生一個(gè)新的測試向量，而Slot大小可以看成掃描鏈的大小。

　　不過，由于每個(gè)時(shí)鐘都要作測試，所以每個(gè)時(shí)鐘在測試后都會(huì)產(chǎn)生新的測試結(jié)果。傳統(tǒng)的基于掃描的測試環(huán)境里，電路輸出結(jié)果傳送出來的同時(shí)也將新的測試傳進(jìn)掃描鏈里。

　　如果輸出的向量只有一位就不會(huì)有這樣的問題。

　　因?yàn)槲覀儸F(xiàn)在要產(chǎn)生一個(gè)新的測試向量所需要的時(shí)間只有一個(gè)時(shí)鐘周期，所以時(shí)問剛剛好。但是一般而言，待測電路的輸出向量都會(huì)超過一位。所以我們?cè)谟^察電路輸出結(jié)果這個(gè)步驟上就會(huì)有問題。為了解決這個(gè)問題，需要對(duì)傳統(tǒng)的基于掃描的測試電路做些修改。在待測電路的輸出部分，可以用MISR來取代原來的掃描鏈電路，也就是將輸出送到MISR做特征分析，如圖6所示。

　　但是由于電路越來越復(fù)雜，電路的主要輸入與輸出的個(gè)數(shù)就會(huì)很多，如果對(duì)這樣的待測電路加測試電路，將會(huì)出現(xiàn)外加電路面積過大的問題。所以我們針對(duì)MISR的部分提出一個(gè)方法，使得因測試而增加得MISR可以盡量地縮小。

　　縮小MISR的大小最直接的想法是將主要輸出經(jīng)組合電路壓縮變小，但是這樣會(huì)使錯(cuò)誤覆蓋率降低，使測試向量變多，這些問題在文獻(xiàn)中談到了。造成錯(cuò)誤覆蓋率降低的原因是如果我們將有共同輸入向量的兩個(gè)主要輸出通過組合電路合并的話。將可能會(huì)造成原本可以測試到的錯(cuò)誤，在合并后就測試不到了，所以造成了錯(cuò)誤覆蓋率的降低。

　　為了避免這個(gè)情況的發(fā)生，我們?cè)谙蛄繅嚎s的過程中。只有將沒有共同輸入向量的主要輸出合并在一起，就不會(huì)有問題出現(xiàn)了。如圖6所示，兩個(gè)不同的待測電路的主要輸出經(jīng)過合并以后輸出到MISR，這樣用一個(gè)與門代替了一個(gè)寄存器以便減少面積，而錯(cuò)誤覆蓋率則因?yàn)閮蓛珊喜⒌闹饕敵龆硕紱]有相同的主要輸出資料，所以就沒有錯(cuò)誤覆蓋率降低的問題存在，即原來可以被偵測到的錯(cuò)誤，在經(jīng)過主要輸出端合并之后仍然可以被偵測到。

　　4 結(jié)論

　　經(jīng)過改進(jìn)后的基于掃描的測試架構(gòu)，用向量壓縮來減少測試時(shí)間，并且將TEST—Per-Scan的測試方式改成了TEST—Per-Clock的測試方式，加快了測試的速度。