4.1 SRAM地址線控制

寫緩存的地址由LLC計數生成，但不是每個LLC都包含有效數據需要和HREF及VREF相與形成，在Quartus II中采用原理圖編輯方式對SRAM地址進行控制，具體如圖2所示。

圖2中主要包括2個19位計數器及4個19位三態(tài)緩沖門，其中HREF／VREF由SAA7113中的RTS0／RTS1配置形成，ODD(奇場指示信號)由VREF計數2分頻形成，EVEN(偶場指示信號)由ODD取反得到，這樣可免去對HREF計數，然后丟棄消隱行的過程，同時得到了HREF、VREF及ODD三個參考同步信號。圖中ODD_CS及EVEN_CS是由ODD及EVEN和CPU片選信號CS構成。奇數場時，偶場計數器清零，奇場計數器工作形成的地址通過緩沖門連接至奇場SRAM，同時若有CPU片選信號將會選通偶場SRAM，CPU的19位地址線將連接至偶場SRAM，偶數場時則反之。

4.2 SRAM數據控制

數據線控制電路主要由4個8位三態(tài)緩沖門組成，如圖3所示。其中VP0～VP7為SAA7113的8位數據輸出，其原理與地址線控制電路類似。寫控制電路由2個4輸入或門構成，其中nHREF及nVREF由HREF、VREF取非得到，實現只有在有效數據時才形成寫使能WE。

5 系統(tǒng)仿真

從圖4所示的Quartus II時序分析中可以看出LLC與ODD_nWE的延遲為8.8 ns，ODD_nWE與計數器生成的地址線的時間間隔為10 ns，即地址線的生成與LLC上升沿的時延為18.8 ns，由于LLC為27 MHz半個周期為18.5 ns，本系統(tǒng)設計正好滿足SAA7113輸出數據在LLC的下降沿開始有效。兩片SRAM地址信號SRAM0_Add、SRAM1_Add以及SRAM寫信號ODD_nWE、ENEN_nWE隨著場同步信號ODD交替出現，實現了高效的乒乓切換混存結構。

6 結束語

本文采用EPM570與兩片512 KB SRAM實現視頻采集系統(tǒng)，相較于采用雙口RAM、高速FIFO的緩存結構不僅價格低廉，能在時序上進行控制，還能獲得720×576的實際有效分辨率，緩存效率高，占用處理器資源少。為處理器進一步進行視頻壓縮提供了有力的保障。