基于DSP Builder的腦電信號小波處理
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3．2 DSP Builder實現(xiàn)1D-DWT重構
由Mallat算法可知重構模塊的結構如圖2所示。首先對信號二次插值，然后信號并行從四級延遲線輸出，分別與FIR濾波器系數(shù)進行卷積，與分解不同的是重構有兩路信號輸入，經(jīng)過四級延遲后并行分別與FIR濾波器卷積，得到的結果再疊加便可得到重構信號，接著利用Signal Compiler生成HDL文件，重構模塊也是以流水線方式工作的。二次捕值模塊由DSP Builder的上采樣模塊實現(xiàn)。本文引用地址：http://m.ptau.cn/article/152315.htm
4 仿真與設計
選定一組原始數(shù)據(jù)[1，2，3，4，5，6，7，8，9，10，11…]，同時作為輸入信號，利用圖1生成的HDL文件，在Quartus II環(huán)境下時序仿真，圖3為一級小波分解時序仿真波形。利用圖2生成的HDL文件，同時把圖3低頻高頻的輸出結果作為重構輸入數(shù)據(jù)，進行一級小波重構仿真，仿真波形如圖4所示。由圖3、圖4可以看出，重建后波形除有延遲外，其重建波形無失真，并能完美重構原信號，即輸入、輸出滿足q(n)=xin(n- k)。
利用小波變換的多尺度分解和重構方法濾除信號的某些成分(高頻或低頻)，采用DB2小波對腦電信號進行四級小波包分解，按照小波包分解原理，級聯(lián)一級分解模塊，每經(jīng)一次分解輸入的一串數(shù)據(jù)降為原來的一半．采用分頻模塊控制各級時鐘信號，分頻模塊由VHDL語言編寫生成．同步輸出3個時鐘信號，以此作為后三級分解的時鐘輸入信號。然后對分解后的輸出信號進行四級小波包重構，按同樣方式處理，級聯(lián)一級重構模塊，每重構一次輸出數(shù)據(jù)都增為原來的2倍。嘗試采用鎖相環(huán)控制各級時鐘信號，鎖相環(huán)由Quartus II自帶的功能模塊實現(xiàn)，同時輸出3個倍頻時鐘信號，作為后i級重構部分的輸入時鐘信號。
5 結論
利用信號的小波包分解高分辨率的時頻關系．在濾波部分選取因果濾波器對腦電信號進行實時濾波。在DSP Builder平臺上，結合Mallat算法和模塊化設計原則，設計出基于FPGA的流水線結構小波變換系統(tǒng)，這種自上而下的高度模塊化設計方法使得系統(tǒng)的升級改動相當方便，將這種基于FPGA的小波變換系統(tǒng)設計應用于腦電信號的實時濾波，是今后的研究方向。
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