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CPLD在TMS320F2812系統(tǒng)中的應(yīng)用

作者: 時(shí)間:2011-06-17 來(lái)源:網(wǎng)絡(luò) 收藏
程序

  2.2.2 串行非易失型存儲(chǔ)器X25650芯片的

  在這里,我們外擴(kuò)了SPIOER 寄存器來(lái)控制DSP 與X25650 的SPI 接口,它的作用是連A18-A0XZCS2XWEXR/WD11-D0CSA0A1LDACDAC7625R/WDB11-DB0 譯碼邏輯daccsdaca0daca1DACTLR ldac圖 2通或割斷DSP 與X25625 的連接。當(dāng)需要F2812 的SPI 接口與SPI515(SPI 接口型)仿真器連接,實(shí)現(xiàn)仿真操作時(shí),可以通過(guò)寄存器屏蔽SPI 對(duì)X25650 的操作。SPIOER 控制寄存器的地址為0xC0002,使用了外部總線來(lái)對(duì)其進(jìn)行讀寫(xiě),它的使用:

  SPIOE 位:當(dāng)SPIOE 位為“1”時(shí),DSP 與X25650 各引腳接通;當(dāng)為“0”時(shí)各個(gè)引腳斷開(kāi),此時(shí),DSP 上的SPI 引腳為高阻態(tài),可以連接其他設(shè)備。上電復(fù)位時(shí)為“1”。該寄存器由 內(nèi)部編程構(gòu)成。

  在 F2812 中,SPI 模塊支持125 種不同的波特率,通過(guò)向波特率寄存器(SPIBRR)寫(xiě)入設(shè)定值,可以與不同速率要求的外設(shè)通信。其波特率設(shè)定如下:

  

波特率設(shè)定

  當(dāng) SPIBRR=3-127 時(shí), SPI 波特率=LSPCLK/(SPIBRR+1)。當(dāng)SPIBRR=0,1,2 時(shí), SPI波特率=LSPCLK/4在這里:LSPCLK=設(shè)備的低速外圍時(shí)鐘頻率。SPIBRR=主SPI 設(shè)備中SPIBRR 的內(nèi)容。

  這里,通過(guò)配置低速外設(shè)時(shí)鐘預(yù)定標(biāo)器寄存器(LOSPCP)和SPI 波特率寄存器(SPIBRR)中的內(nèi)容,使DSP 的波特率達(dá)到5MHZ,滿足X25650 的要求。

  2.2.3 字符型液晶顯示器的

  本將字符型液晶顯示器MDL(S)16263 作為DSP 的一個(gè)慢速顯示設(shè)備,映射在XZCS6 區(qū)域。該模塊共有11 條信號(hào)線,RS 是寄存器選擇,低電平選擇指令寄存器,高電平選擇數(shù)據(jù)寄存器。R/W 是讀寫(xiě)控制端,低電平寫(xiě)顯示模塊,高電平讀顯示模塊。E 為允許輸入信號(hào)線(數(shù)據(jù)讀寫(xiě)操作允許信號(hào)),高電平有效。DB0~DB7 為數(shù)據(jù)線。

  但是相比較 DSP 而言,LCD 是慢速設(shè)備,在設(shè)計(jì)器件時(shí)要考慮時(shí)序匹配問(wèn)題,加入合適的等待狀態(tài)。該液晶模塊讀寫(xiě)周期Tcyc 最小為1000ns,脈沖寬度Pw 最小為450ns,讀寫(xiě)操作數(shù)據(jù)保持時(shí)間最小為10ns,而F2812 的XINTF 外設(shè)接口的讀寫(xiě)訪問(wèn)默認(rèn)情況下為最大值,為26 個(gè)XTIMCLK 周期(XTIMCLK 默認(rèn)為SYSCLK/2,13ns.),也就是說(shuō)最大讀寫(xiě)周期為346ns,其中讀或?qū)懺L問(wèn)的建立階段默認(rèn)為6 個(gè)XTIMCLK 周期、激活階段默認(rèn)為14 個(gè)XTIMCLK 周期、跟蹤階段默認(rèn)為6 個(gè)XTIMCLK 周期。因此,讀寫(xiě)周期需要加入等待狀態(tài)。

  當(dāng)對(duì)DSP 的XREADY 引腳采樣為低電平時(shí),激活階段將擴(kuò)展一個(gè)XTIMCLK 周期,在下一個(gè)XTIMCLK 周期期間,XREADY 再次被采樣。這一個(gè)過(guò)程一直被采樣,直至XREADY采樣為高,正常地完成訪問(wèn)。這里,我們利用 芯片將DSP 的XREADY 信號(hào)置為低電平,保持50 個(gè)XTIMCLK 周期,從而產(chǎn)生合適的等待狀態(tài)。如圖3 所示:

  

字符型液晶顯示器的應(yīng)用

  3 結(jié)論

  本的開(kāi)發(fā)采用了 DSP+CPLD 的結(jié)構(gòu),這種結(jié)構(gòu)將DSP 較強(qiáng)的數(shù)據(jù)運(yùn)算能力與CPLD 的高集成性、硬件可重復(fù)編程性結(jié)合在一起,使的設(shè)計(jì)過(guò)程更加的合理、緊湊和簡(jiǎn)化。并且,該系統(tǒng)經(jīng)過(guò)擴(kuò)展后可以在工業(yè)控制的多種場(chǎng)合,具有一定的實(shí)際參考價(jià)值。


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評(píng)論


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