PPM系統(tǒng)實(shí)現(xiàn)及時(shí)序仿真

　　Verilog編碼及原理圖

　　根據(jù)上述PPM系統(tǒng)的設(shè)計(jì)思想，基于FPGA的硬線邏輯特性，對(duì)各個(gè)功能模塊進(jìn)行Verilog編碼來(lái)實(shí)現(xiàn)，并在頂層利用原理圖輸入的方式完成整機(jī)互聯(lián)。而其中又以窄脈沖成型、為防止信號(hào)出現(xiàn)毛刺所作的整形電路、脈沖位置檢測(cè)電路等為相對(duì)重要的模塊。

　　調(diào)制系統(tǒng)的頂層原理圖如圖4所示。

　　其中窄脈沖成型模塊性能的好壞影響著PPM脈沖對(duì)鄰近信道的干擾情況，在設(shè)計(jì)該模塊時(shí)可用觸發(fā)器與附加邏輯來(lái)做脈沖成型濾波，較為簡(jiǎn)潔，其源代碼如下：

　　/*to generate the narrow pulse*/

　　module pulsegen (clk,din,dout) ;

　　input clk,din;

　　output dout;

　　reg temp;

　　assign dout=(~temp)& din;

　　always @ (posedge clk)

　　begin

　　temp<=din;

　　end

　　endmodule

　　解調(diào)系統(tǒng)的頂層原理圖如圖5所示，最長(zhǎng)脈沖位置檢測(cè)模塊和最短脈沖位置檢測(cè)模塊統(tǒng)一由時(shí)鐘的上升沿觸發(fā)，起到了良好的同步作用。

　　其中最短脈沖位置檢測(cè)模塊相對(duì)更為重要，需要精確地移位兩個(gè)時(shí)鐘周期，可用串行移位寄存器實(shí)現(xiàn)，其源代碼如下：